统一带隙电压曲率校正电路

摘要

本发明涉及统一带隙电压曲率校正电路。设置一种统一带隙电压波形补偿放大器(400，500)，其具有共用输入晶体管对(输入晶体管414和416，424和426)、共用负载电阻器(R1)以及共用电流源(412和418，422和428)。例如，第一放大器结构(其包括输入晶体管414和416)被设置为当带隙电压基准随着工作温度上升而增加时产生负向偏置校正信号(222)，并且第二放大器结构(其包括输入晶体管424和426)被设置为当带隙电压基准随着工作温度上升而增加时产生正向偏置校正信号(234)。统一放大器(400，500)被设置为组合所述正向和负向信号以产生用于补偿带隙电压基准(580)的温度不稳定性的组合补偿电流(710，330)。

说明书

技术领域

背景技术

使用日益变小的设计特征件设计电子电路以获取增强的集成度和降 低的功耗。这种增强集成的电路的例子，包括使用VLSI(超大规模集成 电路)实施的SoC(片上系统)设计。在这种VLSI电路中，功率管理(包 括控制功耗和散热)是重要的设计顾虑。例如，功率消耗速率和消耗量 影响设备(包含VLSI电路)的工作温度、生命周期、移动设备的电池寿 命等。然而，随着集成电路的设计特征正日益变小，集成电路的组件的 电气特性的变化日益危及集成电路的正常工作。

发明内容

上述提到的问题大部分能够通过PWL(分段线性)曲率补偿电路解 决，该补偿电路被设置为补偿，例如，带隙电压发生器产生的电压基准 信号的随温度变化的偏差。所述PWL曲率补偿电路包括统一(unified) 放大器，其被设置为在带隙电压基准增加超过第一温度范围时提供负向 偏置校正，并在带隙电压基准下降超过第二温度范围时提供正向偏置校 正信号。

统一放大器包括堆叠式输入晶体管对(用于接收基准信号)、共用负 载电阻器和被设置为面积和功率有效配置的公共尾部和负载电流源。当 使用相似于带隙电压发生器(也设置在衬底内)的布局将统一放大器设 置在衬底内时，由于带隙电压发生器结构上的热效应类似于统一放大器 结构上的热效应，因此温度补偿得到改善。

统一放大器被设置为不具有单独的输入晶体管对、单独的负载电阻 器和单独的电流源(其在其他情况下将由单独放大器使用)。例如，第一 放大器结构被设置为在带隙电压基准随着工作温度上升而增加时产生负 向偏置校正信号，并且第二放大器结构被设置为在带隙电压基准随着工 作温度上升而增加时产生正向偏置校正信号。因此，统一放大器共用输 入晶体管对、负载电阻器和电流源，用于产生PWL补偿电流。

所提交的此概述理解为并不用于解释或限制所要求保护的范围或含 义。此外，此概述并不旨在识别所要求保护主题的关键特征或根本特征， 也不旨在用于帮助确定所要求保护主题的范围。

附图说明

下列附图示出根据本发明主题的示例性实施例，除非备注为显示现 有技术。

图1示出根据本发明的示例性实施例的说明性电子设备。

图2是根据本发明的示例性实施例示出统一PWL带隙电压补偿生成 的波形图。

图3是根据本发明的示例性实施例示出统一PWL带隙电压波形补偿 的波形图。

图4是根据本发明的示例性实施例示出统一PWL带隙电压波形补偿 放大器的原理图。

图5是根据本发明的示例性实施例示出尺寸减小的统一PWL带隙电 压波形补偿放大器的原理图。

图6是根据本发明的示例性实施例示出统一PWL带隙电压补偿控制 参数相对于温度的波形图。

图7是根据本发明的示例性实施例示出统一PWL带隙电压补偿相对 于温度的波形图。

具体实施方式

下列讨论针对本发明的各种实施例。尽管这些实施例中的一个或更 多个可以是优选的，所公开的本发明的实施例不应当解释为或在其他情 况下用于限制本发明的范围(包括权利要求的范围)。此外，本领域技术 人员将理解，下面的描述具有较宽泛的应用，并且任何实施例的讨论仅 意味着实施例的示例，并不旨在宣告本发明的范围(包括权利要求)限 定到所述实施例。

整个说明书和权利要求书所用的某些术语是指具体系统组件。本领 域技术人员将理解，可以使用各种名称指代组件或系统。因此，没有必 要在名称上对本文的组件之间进行区分，而应该在功能上进行区分。进 一步，系统能够是另一个系统的子系统。在下面的描述和权利要求书中， 术语“包括”和“包含”以开放式的形式使用，因此应解释为意味着“包 括，但不限于……”。同样，术语“耦合至”或者“与……耦合”(等等) 旨在描述间接或直接电气连接。因此，如果第一设备耦合至第二设备， 这个连接能够通过直接电气连接件或者通过经由其他设备或连接件的间 接电气连接件实现。

图1是根据本发明的示例性实施例示出计算设备100的框图。例如， 所述计算设备100是移动通信设备129(例如移动电话、个人数字助手、 个人计算机、自动移动电子设备、投影(和/或媒体播放)单元或者任何 其他类型的电子系统)或者包含在其内。

在一些示例性实施例中，计算设备100包含巨型单元或包括控制逻 辑(例如CPU 112(中央处理单元))的片上系统(SOC)、存储装置114 (例如，随机存储器(RAM)和/或硬盘存储装置)和测试器110。所述 CPU 112能够是，例如，CISC型(复杂指令集计算机)CPU，RISC型 CPU(精简指令集计算机)或者数字信号处理器(DSP)。如下面进一步 讨论的，CPU 112能够是多核处理器，例如，包括一个或更多个核组合 的异构多核处理器。

存储装置114(其能够是存在器，如RAM、闪存或硬盘存储装置) 存储一个或更多个软件应用程序130(例如，嵌入式应用程序)，当其由 CPU 112执行时执行与计算设备100关联的任何合适功能。例如，电源 相关功能(例如，记录温度上的功率数据)能够使用程序和/或存储在存 储装置114中的数据信息实施。

测试器110包括支持执行软件应用程序130的计算设备100的测试 和调试的逻辑。例如，测试器110能够用于仿真计算设备100的无效或 不可用组件(一个或更多)，以允许验证这些组件实际存在于计算设备100 上时，在各种情况下如何执行(例如，这些组件如何与软件应用程序130 交互)。以这种方式，软件应用程序130能够在类似于后期操作的环境中 调试。

CPU 112包含存储器和在从存储装置114存取的程序的控制下处理 和/或(至少临时地)存储信息的逻辑。计算设备110通常由用户使用UI (用户界面)120控制，所述UI在执行软件应用程序130期间提供输出 到用户或从用户接收输入。输出使用显示器118、指示灯、扬声器、震动 等提供。输入通过使用音频和/或视频输入端(使用，例如，声音或者图 像识别)以及机电设备(如键盘、开关、临近探测器等)接收。CPU 112 可以执行操作系统任务和/或操纵文本、数字、图形、音频、视频或这些 元素的组合的专用任务(例如，在音频和/或视频流应用中)。

CPU 112和测试器110耦合至I/O(输入-输出)端口128，其提供被 配置为从(和/或提供输出到)外围设备和/或计算设备131接收输入的接 口，包括有形(例如，“永久性”)介质(例如闪存)和/或电缆或无线介 质(例如联合测试行动小组(JTAG)接口)。这些和其他输入及输出设备 通过外部设备使用无线或电缆连接件选择性地耦合至计算设备100。CPU 112、存储器114和测试器110也耦合至可编程电源(未示出)，其被配 置为从功率源136(例如，电池、太阳能电池、“火”(live)线、电感场、 燃料电池等)接收功率。

CPU 112(和/或CPU 112形成于其上的衬底)包括PWL带隙电压校 正器116。PWL带隙电压校正器116被设置为提供PWL曲率以在工作温 度范围上改进带隙电压的曲率。PWL带隙电压校正器116提供面积和功 率有效PWL电流发生电路，其能够用于减小温度波动引起的带隙电压曲 率。尽管PWL带隙电压校正器被示为(和/或相同衬底上的)CPU 112 的一部分，PWL带隙电压校正器能够在各种系统组件中实施，包括模拟 域、模数转换器、微控制器、片上系统等。

图2是根据本发明的示例性实施例示出统一PWL带隙电压补偿发生 的波形图。图200包括信号VBG_HI(电压带隙高)210和信号VBG_LO (电压带隙低)212，它们被示出为保持基本恒定。

图200中示出的信号VPTAT(与绝对温度成比例的电压)214作为 温度的函数而增加(例如，温度从左增加到右)。信号VPTAT能够由带 隙电压发生器的热电压发生器提供并用于PWL带隙电压校正器116(例 如，相对于下面图4讨论的)的偏置晶体管。

信号VPTAT 214和VBG_HI 210的交点表示温度补偿不再应用于带 隙电压发生器的第一点。例如，随着温度增加，带隙电压的(例如，瞬 间)斜率的幅度逐渐降低直至带隙电压(例如，图7的带隙电压712)达 到最大值(在该点处，斜率为0)。信号VPTAT 214和VBG_HI 210的交 点能够是，例如，斜率幅度约为一(unity)的点(例如，上升等于运行)。

信号VPTAT 214和VBG_LO 212的交点表示温度补偿将重新应用于 带隙电压发生器的第二点。例如，随着温度增加，带隙电压的(瞬间) 斜率的幅度抛物线地增加。信号VPTAT 214和VBG_LO 212的交点能够 是，例如，斜率幅度约为一的点。

曲线220是用于在带隙电压根据温度升高时校正带隙电压发生器产 生的电压的PWL校正曲线。段222示出负向校正信号，其用于补偿带隙 电压发生器产生的电压的温度效应直至，例如，带隙电压基本稳定。所 述带隙电压基本稳定，例如，当带隙电压的斜率的幅度小于1时。段224 示出维持没有(例如，进一步)根据温度被校正的带隙电压电平的电平 (例如，非校正中)校正信号。

曲线230是用于在带隙电压根据温度下降时校正带隙电压发生器产 生的电压的PWL校正曲线。段232示出维持没有(例如，进一步)根据 温度被校正的带隙电压电平的电平(例如，非校正中)校正信号，然而 段234示出正向校正信号，其用于在，例如，带隙电压根据温度基本上 升之后，补偿带隙电压发生器产生的电压的温度效应。带隙电压基本上 升，例如，当带隙电压的斜率的幅度大于1时。

曲线240是统一(例如，通过组合曲线220和230形成)PWL校正 曲线，其用于在带隙电压根据温度升高和下降时校正带隙电压发生器产 生的电压。段242示出负向校正信号，其用于补偿带隙电压发生器产生 的电压的温度效应直至，例如，带隙电压基本稳定。段244示出维护没 有(例如，进一步)根据温度被校正的带隙电压电平的电平(例如，非 校正中)校正信号。段246示出正向校正信号，其用于在，例如，带隙 电压根据温度基本上升之后补偿带隙电压发生器产生的电压的温度效 应。

图3是根据本发明的示例性实施例示出统一PWL带隙电压波形补偿 的波形图。图300包括信号带隙电压310，其被示出相对于温度具有ΔV (电压变化)。例如，信号带隙电压310在ΔT(温度变化)时间段312上 增加，并在ΔT(温度变化)时间段314上下降。

统一PWL校正电压320类似于上述讨论的(统一)曲线240。统一 PWL校正电压被设置为，例如，每一段近似为时间段312和314限定的 时间长度的1/3。例如，时间段322(其包含PWL校正电压320的负向 段)，时间段324(其包含PWL校正电压320的基本平坦段)和时间段 326(其包含PWL校正电压320的负向段)都具有基本相同的长度。

在各种示例性实施例中，时间段322、324和326的长度的其他设置 是可能的。例如，时间段324的长度能够更短，而时间段322和326的 长度更长(尽管VBG_HI和VBG_LO的公差相对于带隙电压的最大值缩 小)。

波形330示出已使用统一PWL校正电压230信号补偿的补偿后的带 隙电压。波形330包括响应于(例如)负向PWL校正电压其振幅降低的 段332，响应于(例如)增加温度而增加的段344，响应于(例如)增加 温度而降低的段346，以及响应于(例如)正向PWL校正电压其振幅增 加的段338。在各种实施例中，能够使用补偿信号和电路系统，以便所示 出的信号反转。

波形330中(例如，如参考图7的下述讨论)相对于温度的示例性 补偿ΔV(电压变化)大约是相对于温度的未补偿的带隙电压ΔV的1/4， 因此指示相对于未补偿带隙电压的温度稳定性的改善。

图4是根据本发明的示例性实施例示出统一PWL带隙电压波形补偿 放大器的原理图。统一PWL带隙电压波形补偿放大器400包括通过耦合 器R1电耦合在一起的第一和第二放大器。耦合器R1是，例如，被设置 为允许电流从一个放大器流向另一个放大器以及线性化统一PWL带隙电 压波形补偿放大器400的补偿后的输出的电阻器。进一步，在放大器之 间共用耦合器R1，例如，消除了阻性失配，阻性失配将在其他情况下在 单个放大器中使用单个电阻器产生(并且也将降低总体带隙电压精确 性)。

PMOS(P型金属氧化物半导体)输入晶体管414和416由第一放大 器使用，以分别响应信号VPTAT和VBG_LO控制电流。(“头”)电流(其 由具有标称值“2I”的电流源412供应)被耦合以便所供应的电流的一半 (具有标称值“I”)流过晶体管414和416(经由电流源418)，而所供应 的电流的另一半(也具有标称值“I”)流过NMOS(N型金属氧化物半 导体)负载晶体管440。晶体管440由电流源418的输入端处的电压偏置， 因此提供反馈回路(下面讨论)并使得晶体管440镜像电流源418的电 流。(术语电流“源”也包括电流“槽”的含义，例如，由原理图内的设 置和电流流动方向确定。)

PMOS(P型金属氧化物半导体)输入晶体管424和426由第一放大器 使用，以分别响应于信号VPTAT和VBG_HI控制电流。所述(“头”)电 流(其由具有标称值“2I”的电流源422供应)被耦合，以便所供应的电 流的约一半(具有标称值“I”)流过晶体管424和426(经由电流源428)， 而所供应的电流的另一半(也具有标称值“I”)流过NMOS(N型金属 氧化物半导体)负载晶体管442。晶体管442由电流源428的输入端处的 电压偏置，因此使得晶体管440镜像电流源428的电流。

第一放大器的输入晶体管414和416串联耦合(例如，晶体管“堆 叠”)在电流源412和418之间，而第二放大器的输入晶体管424和426 并联耦合在电流源412和418之间。相应地，输入晶体管414和416的 每个具有输入晶体管424和426的每个的尺寸的两倍的尺寸比。

在操作中，信号VPTAT提供随温度变化的电压。如上文参考图3所 述，信号带隙电压310在时间段312上随温度增加，然后在时间段314 上随温度降低。相应地，通过负载电阻器440的电流“ΔI”是基于温度 的电流。例如，ΔI等于ΔV除以耦合器R1的欧姆值的值的两倍(当跨导 乘以耦合器R1的值远大于1时)。晶体管416的漏极由负载晶体管440 调制，这提供反馈机制(从晶体管416的漏极到晶体管414的源极)。所 述反馈机制基本阻止晶体管414和416的跨导改变，维持了VPTAT电压 在较大输入范围上的线性度。

类似地，通过负载晶体管442的电流“-ΔI”是基于温度的电流。晶 体管424的漏极由负载晶体管444调制，这提供反馈机制(从晶体管424 的漏极到源极)。所述反馈机制基本维持了晶体管424和426的跨导以帮 助保持温度上的线性度。

如图所示，输出信号IPWL响应于通过晶体管440的电流“ΔI”的 电流镜像而生成。例如，NMOS晶体管452类似于晶体管440被偏置， 以便电流ΔI也流过晶体管452。PMOS晶体管450和460具有连接到高 侧电力导轨的源极并被设置为电流镜以便电流ΔI(其流过晶体管450和 452)也流过晶体管460。然而，NMOS晶体管462类似于晶体管442偏 置，以便电流-ΔI也流过晶体管462。信号IPWL是电流ΔI和电流-ΔI的 差并通过自偏置的(例如，源极耦合至栅极)NMOS晶体管470携带。

当VPTAT小于VBG_LO时，ΔI根据正温度系数变化，并且信号IPWL 具有如段242(如图2所示)所描述的负向斜率。当VPTAT大于VBG_LO 并小于VBG_HI时，ΔI根据负温度系数变化，并且信号IPWL具有如段 244描述的水平(例如，零)斜率。当VPTAT大于VBG_HI时，ΔI根据 正温度系数变化，并且信号IPWL具有如段246描述的正向斜率。

图5是根据本发明的示例性实施例示出尺寸减小的统一PWL带隙电 压波形补偿放大器的原理图。所述统一PWL带隙电压波形补偿放大器 500不包括电流镜(例如，由PMOS镜像晶体管450和460提供)，这样 消耗更少的功率而且需要更少的布局区域。

统一PWL带隙电压波形补偿放大器500包括经由耦合器R1电耦合 在一起的第一和第二放大器。耦合器R1是，例如，被设置为允许电流从 一个放大器流向另一个放大器以及线性化统一PWL带隙电压波形补偿放 大器500的补偿后的输出的电阻器。

PMOS(P型金属氧化物半导体)输入晶体管514和516由第一放大器 使用，以分别响应于信号VPTAT和VBG_LO控制电流。(“头”)电流(其 由具有标称值“2I”的电流源512供应)被耦合，以便所供应的电流的一 半(具有标称值“I”)流过晶体管514和516(由电流源518控制)，而 所供应的电流的另一半(也具有标称值“I”)流过NMOS(N型金属氧 化物半导体)负载晶体管540。晶体管540由电流源518的输入端处的电 压偏置，因此提供了反馈回路并使晶体管540镜像电流源518的电流。

PMOS(P型金属氧化物半导体)输入晶体管524和526由第一放大器 使用，以分别响应于信号VPTAT和VBG_HI控制电流。(“头”)电流(其 由具有标称值“2I”的电流源522供应)耦合，以便所供应的电流的约一 半(具有标称值“I”)流过晶体管524和526(经由电流源528)，而所供 应的电流的另一半(也具有标称值“I”)流过NMOS(N型金属氧化物 半导体)负载晶体管542。

晶体管516的漏极由负载晶体管540调制，这提供了反馈机制(从 晶体管516的漏极到晶体管514的源极)。所述反馈机制基本上阻止了晶 体管514和516的跨导的改变，维持了VPTAT电压的较大输入范围上的 线性度。类似地，晶体管524和526的漏极由负载晶体管544调制，这 提供反馈机制(例如，从晶体管524的漏极到源极)。

第一放大器的输入晶体管514和516在电流源512和518之间串联 耦合(例如，晶体管“堆叠”)，而第二放大器的输入晶体管524和526 在电流源512和518之间并联耦合。相应地，输入晶体管514和516的 每个都具有输入晶体管524和526的每个的尺寸(例如，有源区)的两 倍的尺寸比。

在操作中，信号VPTAT提供随温度变化的电压。如上参照图3所描 述的，信号带隙电压310在时间段312上随温度升高，然后在时间段314 上随着温度下降。相应地，通过负载晶体管540的电流ΔI是基于温度的 电流。晶体管516的漏极由负载晶体管540调制，这提供反馈机制(从 晶体管516的漏极到晶体管514的源极)。所述反馈机制基本阻止晶体管 514和516的跨导发生变化，维持了VPTAT电压的较大输入范围上的线 性度。

类似地，通过负载晶体管542的电流-ΔI是基于温度的电流。晶体管 524的漏极由负载晶体管544调制，这提供反馈机制(从晶体管524的漏 极到源极)。晶体管524的漏极进一步耦合至NMOS晶体管552的源极。 晶体管552由晶体管540的栅极处的电压偏置，因此使得晶体管552(与 栅极552的偏置电压成比例)减去在其他情况下将流过晶体管542的电 流(例如，从电流源522和耦合器R1供应)。由于从晶体管542的源极 减去的电流被反馈到晶体管524的源极，施加到542的栅极的偏置电压 反映了晶体管540的任何ΔI。施加到542的栅极的偏置电压也被施加到 晶体管562，以便晶体管562被设置为响应于电流的减去而吸收电流。

输出NMOS晶体管562是电流信号IPWL。所述IPWL耦合至带隙 电压发生器580，并被设置为补偿输出电压或带隙电压发生器580以便产 生补偿的电压带隙(VBG_COMP)。例如，所述IPWL能够被注入到带隙 发生器输出阻性梯形结构以便补偿输出电压的基于温度的曲率。输出电 压的曲率能够使用激光微调(例如，以小的或没有附加成本)调整(例 如，在后期制作环境中)。统一PWL带隙电压波形补偿放大器500能够 用作模数转换器的低成本片上源的稳定电压基准。

图6是根据本发明的示例性实施例示出统一PWL带隙电压补偿控制 参数相对于温度的波形图。图600包括被示为保持基本不变的信号 VBG_HI(电压带隙高)610和信号VBG_LO(电压带隙低)212。在图 600中，信号VPTAT(电压与绝对温度成比例)614被示为根据温度而增 加(例如，温度从左增加到右)。

信号616示出电流ΔI，例如，流过负载晶体管540的电流。信号616 用纳米-安培(nA)为单位来量化，如使用右边垂直的刻度作图。信号616 关于出现在约25摄氏度温度的中间(例如，最小)点对称。在这点处， 电流ΔI是0 nA，并且电流ΔI在增加或降低温度时呈抛物线状增加。

信号VPTAT 614和VBG_HI 610的交叉点表示出现在约5摄氏度温 度处的第一点，在此处，VPTAT信号614具有约672.75mV的电压。信 号VPTAT 614和VBG_HI 610的交叉点能够是出现在约45摄氏度温度处 的第二点，在此处，VPTAT信号614具有约756.6mV的电压。(例如， 实际值能够根据用于实施所述统一PWL带隙电压波形补偿放大器500的 设计规则和工艺参数变化。)因此，第一和第二点大约以信号616的中间 点为中心，该中间点表示带隙电压曲线712的反射点，如下面参照图7 讨论的。

图7是根据本发明的示例性实施例示出统一PWL带隙电压补偿相对 于温度的波形图。图700包括补偿后的带隙电压信号710，并且其在图 700中被示出根据温度(例如，温度从左到右上升)增加，其中，水平轴 线表示增加温度，垂直轴线表示测量的伏特值。

图形700也包括未补偿的带隙电压信号720，并且其在图700中被示 为具有反射点(例如，最大电压)，该点出现在温度约为25摄氏度并且 电压约为1.23457伏特处。未补偿的带隙电压信号720随温度增加或降低 而呈抛物线状增加。补偿后的带隙电压信号710曲线和未补偿的带隙电 压信号720曲线在反射点交叉(例如，电流ΔI具有0nA的值的地方)。

补偿后的带隙电压信号710具有每摄氏度约0.58百万分之一(PPM) 的曲率和1.3ppm/C的非线性错误，这是由曲率补偿而引入的。相反，未 补偿的带隙电压信号720具有原始(例如，未补偿的)6ppm/C的带隙曲 率。

提供上述多种实施例仅用于示例性目的，不应当解释为限制后附的 权利要求书。本领域技术人员将理解可以进行各种变形和变化，而不遵 循本文所述和所示出的示例性实施例和应用并且不脱离后附的权利要求 书的实质精神和范围。