降低小延迟缺陷过测试的热驱动可测试性设计结构与方法

摘要

本发明提出一种降低小延迟缺陷过测试的热驱动可测试性设计结构，包括：n个扫描链组，其中，每个扫描链组包括k个子扫描链，k个子扫描链由电路中的每条原始扫描链划分得到；n个多路输出选择器DMUX，n个DMUX一一对应地设置在n个扫描输入端和n个扫描链组的输入端之间；n个第一多路复用器MUX，n个MUX一一对应地设置在n个扫描输出端和n个扫描链组的输出端之间；控制单元，用于控制n个扫描链组中的k个子扫描链依次进行测试。根据发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构可以有效降低小延迟缺陷过测试。

说明书

技术领域

本发明涉及集成电路测试技术领域，特别涉及一种降低小延迟缺陷过测试的热驱动可测试性设计结构。

背景技术

随着半导体技术越来越精密，电路里面的门越来越密集，电路在正常工作中的跳变数会越来越多，而测试过程中的电路跳变数比正常工作的跳变数还要高很多倍，因此大量的单位时间电路跳变数会是电路上产生很多过热的区域，称之为热点(hotspot)区域，同时，也会导致电路的温度分布很不均匀。由于电路的跳变数越来越多，电路的功耗也越来越高，而过高的电路功耗，会导致电路需要更高的测试成本，同时会降低电路的寿命。以上现象，也会使得电路里部分路径的延迟增加。因此，一些本来无故障的电路就会被误测为有故障的电路，这样会降低电路的良率同时会是成本增加。基于以上的问题，就需要去分析电路测试过程中，被误测为故障的电路发生原因。

在电路被测试的过程中，由于电阻压降(IR-drop)或者过热，电路的延迟会增加。在三维电路中，过热的问题由于三维电路的高密度尤为严重。温度警报(thermal emergency)表示电路中一条路径由于过热的原因其额外的延迟超过了其时间松弛(slack)。因此，一些本来无故障的电路就会被误测为有故障的电路，导致误测现象发生。

如果电路中的一条路径由于路径中的故障导致其延迟超过了给定的时间松弛，就会产生一条路径的延迟故障。小延迟故障(SDD)是由于电路串扰(crosstalk)、工艺偏差(process variation)和电源噪声(power supply noise)导致的。它们会潜在的导致电路发生时间故障。小延迟故障的延迟会使得较长的路径成为故障路径。敏化短路径的跳变测试向量不会检测到小延迟故障。以往的学术界虽然有不少降低电路温度和分析电源噪声的研究，例如有些学者通过利用新的测试结构降低了电路温度，有些学者通过利用一个全局平均电压信息来估算电阻压降。但是都没有很好的降低温度警报，从而降低过测试的数目。而为了降低电路测试过程中的功率/能量消耗，很多扫描测试结构也被学者们提出，然后迄今为止仍然没有一个行之有效的降低小延迟缺陷过测试的热驱动可测试性结构。

发明内容

本发明旨在至少解决上述技术问题之一。

为此，本发明的目的在于提出一种可以有效降低小延迟缺陷过测试的降低小延迟缺陷过测试的热驱动可测试性设计结构。

为了实现上述目的，本发明的实施例公开了一种降低小延迟缺陷过测试的热驱动可测试性设计结构，包括：n个扫描链组，其中，每个扫描链组包括k个子扫描链，所述k个子扫描链由电路中的每条原始扫描链划分得到；n个多路输出选择器DMUX，所述n个DMUX一一对应地设置在n个扫描输入端和所述n个扫描链组的输入端之间；n个第一多路复用器MUX，所述n个MUX一一对应地设置在n个扫描输出端和所述n个扫描链组的输出端之间；以及控制单元，所述控制单元分别与所述n个扫描链组、所述n个DMUX和所述n 个MUX相连，用于控制n个扫描链组中的k个子扫描链依次进行测试，同时，控制所述n个DMUX将由n个扫描输入端接收的测试数据传输到相应的子扫描链，以及控制所述n个MUX将相应的子扫描链的测试结果通过所述n个扫描输出端输出。

根据本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构，可以有效降低小延迟缺陷过测试的降低小延迟缺陷过测试的热驱动可测试性设计结构，同时降低电路测试过程中的功耗。

另外，根据本发明上述实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构还可以具有如下附加的技术特征：

在一些示例中，所述控制单元包括：工作状态切换端口x、测试端口test、时钟信号输入端口clk、长度为k的寄存器和n个子控制单元，其中，所述n个子控制单元分别与所述工作状态切换端口x、测试端口test、时钟信号输入端口clk和所述寄存器相连，以根据工作状态切换信号、测试信号、时钟信号和所述寄存器的值控制n个扫描链组中的k个子扫描链依次进行测试，同时，控制所述n个DMUX将由n个扫描输入端接收的测试数据传输到相应的子扫描链，以及控制所述n个MUX将相应的子扫描链的测试结果通过所述n个扫描输出端输出。

在一些示例中，所述子控制单元包括：第一与门，所述第一与门的第一输入端与所述工作状态切换端口x相连，其中，n个子控制单元的n个第一与门的第二输入端分别一一对应地与所述寄存器的第1至第k位相连；保持门闩，所述保持门闩的第一输入端与所述第一与门的输出端相连，所述保持门闩的第二输入端连接保持信号hold；第二与门，所述第二与门的第一输入端与所述时钟信号输入端口clk相连，所述第二与门的第二输入端与所述保持门闩的输出 端相连；第二多路复用器mux，所述mux分别与所述时钟信号输入端口clk、所述第二与门的输出端以及所述测试端口test相连，所述第二多路复用器mux的输出端与所述n个扫描链组相连。

在一些示例中，其中，当处于电路测试状态时，所述工作状态切换端口x置1，当处于电路工作状态时，所述工作状态切换端口x置0；当处于电路工作状态、测试发起状态和测试捕获状态时，都赋值为0，所述测试端口test置0，当处于测试数据移位状态时，所述测试端口test置1；当处于测试发起状态和测试捕获状态时，所述时钟信号输入端口clk向所述降低小延迟缺陷过测试的热驱动可测试性设计结构输入时钟信号。

在一些示例中，所述寄存器的初始状态是第1位置1，其余位置0。

在一些示例中，每个多路输出选择器DMUX包括k个输出端，所述k个输出端一一对应地与相应的扫描链组的k个子扫描链的输入端相连。

在一些示例中，每个多路输出选择器DMUX的每个输出端分别与相应的扫描链组的k个子扫描链中的多个子扫描链的输入端相连。

在一些示例中，还包括：n个XOR网络，所述n个XOR网络设置在所述n个第一多路复用器MUX和所述n个扫描链组的输出端之间。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明一个实施例的降低小延迟缺陷过测试的热驱动可测试 性设计结构的结构框图；

图2是根据本发明一个实施例的基于扫描链的降低小延迟缺陷过测试的电路测试系统(即热驱动可测试性(DFT)设计结构)的示意图；

图3是根据本发明一个实施例的基于扫描树的降低小延迟缺陷过测试的电路测试系统(即热驱动可测试性(DFT)设计结构)的示意图；以及

图4是基于图2和图3所示的测试系统的测试策略的示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

以下结合附图描述根据本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构。

图1是根据本发明一个实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构的结构框图。如图1所示，根据本发明一个实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构100，包括：n个扫描链组110、n个多路输出选择器DMUX、n个第一多路复用器MUX和控制单元120。

其中，每个扫描链组包括k个子扫描链，k个子扫描链由电路中的每条原始扫描链划分得到。n个DMUX一一对应地设置在n个扫描输入端和n个扫描链组110的输入端之间。n个MUX一一对应地设置在n个扫描输出端和n个扫描链组110的输出端之间。控制单元120分别与n个扫描链组110、n个DMUX和n个MUX相连，用于控制n个扫描链组110中的k个子扫描链依次进行测试，同时，控制n个DMUX将由n个扫描输入端接收的测试数据传输到相应的子扫描链，以及控制n个MUX将相应的子扫描链的测试结果通过所述n个扫描输出端输出。

作为一个具体的示例，如图2所示，为基于扫描链的降低小延迟缺陷过测试的电路测试系统(即热驱动可测试性(DFT)设计结构)的示意图。具体地说，结合图1和图2所示，控制单元120包括：工作状态切换端口x、测试端口test、时钟信号输入端口clk、长度为k的寄存器和n个子控制单元。

其中，n个子控制单元分别与工作状态切换端口x、测试端口test、时钟信号输入端口clk和寄存器相连，以根据工作状态切换信号、测试信号、时钟信号和所述寄存器的值控制n个扫描链组中的k个子扫描链依次进行测试，同时，控制所述n个DMUX将由n个扫描输入端接收的测试数据传输到相应的子扫描链，以及控制所述n个MUX将相应的子扫描链的测试结果通过所述n 个扫描输出端输出。

结合图2所示，子控制单元包括：第一与门(左侧的与非门)、保持门闩、第二与门(右侧的与非门)和第二多路复用器mux。其中，第一与门的第一输入端与工作状态切换端口x相连，其中，n个子控制单元的n个第一与门的第二输入端分别一一对应地与寄存器的第1至第k位相连。保持门闩的第一输入端与第一与门的输出端相连，保持门闩的第二输入端连接保持信号hold；第二与门，第二与门的第一输入端与时钟信号输入端口clk相连，第二与门的第二输入端与保持门闩的输出端相连。第二多路复用器mux分别与时钟信号输入端口clk、第二与门的输出端以及测试端口test相连，第二多路复用器mux的输出端与n个扫描链组相连。

工作原理如下：

结合图2所示，这种基于扫描链结构的热驱动可测试性设计的扫描测试结构中，每个多路输出选择器DMUX包括k个输出端，所述k个输出端一一对应地与相应的扫描链组的k个子扫描链的输入端相连。不需要任何结构和布图布线的信息，这个结构仅仅用于降低电路测试过程中单位时间的跳变数目。在这个结构中，有n个扫描输入端口和n个扫描输出端口。每一个扫描输入端口驱动k个扫描链，这k个扫描链被称为一个扫描链组，而扫描链组与扫描输入端口之间，需要放置一个多路输出选择器(DMUX)，而且在扫描链组与扫描输出端口之后，还需要放置一个多路复用器(MUX)。DMUX和MUX是被同一个控制信号驱动的。例如，当每个扫描输入端口驱动16条扫描链的时候，还需要放置4个额外的端口。需要注意的是，扫描输入端口和扫描输出端口是连接着同一个扫描链组的。

在这个结构中，每次扫描输入和扫描输出阶段的任何时候，当且仅有一个扫描链组中的扫描链会被使能，其它的所有扫描链都会处于非使能状态。因此，在测试过程中，需要重复的扫描输入(或扫描输出)阶段来加 载测试数据(或输出测试响应数据)。在电路工作状态，所有扫描链的测试响应数据会在测试捕获阶段被捕获。

如图2所示，左侧的电路逻辑为本发明需要添加的额外硬件开销，用来作为整个DFT结构的控制单元。首先，本发明的DFT结构需要添加一个额外的端口x，这个端口在电路测试状态，会被赋值为1，在电路工作状态，会被赋值为0。其次，需要添加一个测试端口test，这个端口在电路正常工作、测试发起和测试捕获状态的时候，都赋值为0，设为不使能；而在电路为测试数据移位状态的时候，赋值为1，设为使能状态，在这个移位状态的时候，test端口是针对每一个MUX都设为同样的值，保证本发明DFT结构的正常工作。在测试过程中，测试向量移入电路的阶段，这个额外的硬件会用于选择对应的扫描链，图2所示的clk信号，是电路的时钟信号，这个时钟信号会同时作用于电路的测试发起状态和测试捕获状态。

图2左下角有一个长度为k的寄存器，k是对应的每一个扫描输入端口驱动的扫描链的条数。该寄存器的初始状态是最左侧为1，其余位全部置为0，表示测试过程中先测每一个扫描链组最左边的那条扫描链，假设电路中的扫描链的最大深度为d，每经过d个时钟周期，该寄存器就会将进行移位操作，将最左侧位的1移到左侧的第二位，然后最左侧位置为0，表示电路开始针对每一个扫描链组的左边第二条扫描链进行测试，这个过程持会循环持续下去。信号x₁就是用来控制该寄存器移位操作的信号单元，在被测电路处于测试扫描移位阶段，该信号被置为0，不使能；当每一组对应位置的一条扫描链被测试完的时候，即该寄存器需要进行移位操作的时候，该信号会被置为1，为寄存器执行移位操作，于是，测试向量会被移入每一个扫描链组的对应的下一条扫描链。

图2左侧的控制单元中有k个MUX，每个MUX前面还包含两个与门和一个保持门闩(hold latch)。其中第一个与门的输入分别连接着一个额外的输入端口x和左下角的寄存器，而该与门的输出连接着一个保持门闩， 这个单元还用一个hold信号对电路进行保持信号操作。保持门闩的输出端口的值是由对应的寄存器的值决定的，该单元的输入端hold信号在电路测试向量移位阶段的时候，会被置为1，设为使能状态；在电路测试向量发起和测试向量捕获阶段，会被置为0，设为不使能状态。需要注意的是，电路测试向量发起和捕获阶段，test信号同样被置为0，设为不使能状态。

图2右侧电路被添加的每一个扫描链组的MUX和DMUX都会在相同时刻被置为相同的值。下面用一个例子来阐述这个过程。假设k＝16，每一个扫描链组包含16条扫描链。当每一个扫描链组前面的DMUX被对应的选择输入信号置为0000时，测试扫描向量会被移入每一个扫描链组的第一条扫描链中；同样的方式，当DMUX被置为1111时，测试扫描向量会被移入每一个扫描链组的第16条扫描链，即最后一条扫描链中。DMUX的选择输入信号连接着一个额外的k₁位的计数器，k＝2^k1，k为每一个扫描链组包含的扫描链条数。

假设被测电路原本有n条扫描链，本发明先将原本的每条扫描链再划分成k份，即本发明的结构会包含n·k条扫描链。而原本被划分为k份的扫描链，仍然会被放置在同一个扫描链组，即将原本的每条扫描链划分为k份再组成一个扫描链组，因此，本发明一共包含n个扫描链组，每一个扫描链组包含k条扫描链。当电路处于开始进行测试的时候，第一个测试向量v会被移入该电路。具体如下，首先，每一个扫描链组的第一条扫描链会接受被移入的测试向量，同时其他扫描链会设为不使能状态。当经过d个时钟周期之后，每一个扫描链组的第二条扫描链会被选通，接收被移入的测试向量，其他的扫描链被置为不使能状态。这个过程持续到所有的测试向量均被加载进入了电路。在接下来的测试向量发起阶段，初始输入(PI)会被置为测试向量v对应的值，然后所有的扫描链会进入测试捕获阶段，用来捕获测试响应数据。直到所有的测试向量加载并被捕获之后，上述过 程才结束。

根据本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构，可以有效降低小延迟缺陷过测试的降低小延迟缺陷过测试的热驱动可测试性设计结构，同时降低电路测试过程中的功耗。

为了可以进一步降低电路测试过程中的功耗，并降低测试过程中的跳变数和测试时间，在本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构中，如图3所示，每个多路输出选择器DMUX的每个输出端分别与相应的扫描链组的k个子扫描链中的多个子扫描链的输入端相连。即本发明的实施例提出了一种基于扫描树的降低小延迟缺陷过测试的降低小延迟缺陷过测试的热驱动可测试性设计结构(即热驱动可测试性设计结构)。在这种结构上，还包括：n个XOR网络，n个XOR网络设置在所述n个第一多路复用器MUX和所述n个扫描链组的输出端之间。

具体而言，参见图3所示，仅将图1的基于扫描链结构改成了基于扫描树的结构，其余的逻辑不变。这个结构较基于扫描链的结构可以进一步减低测试跳变数和测试时间。图3中，每一个DMUX的输出端口都驱动k’个扫描链，所有被DMUX驱动的第一棵树都被相同的时钟驱动。所有在同一棵扫描树中的同一级扫描链都会被赋予相同的值。在两帧电路中，如果两个触发器f₁和f₂没有相同的后继，它们就可以分在一个组中。

将设k’条扫描链(v_1,1,v_1,2,…,v_1,d),(v_2,1,v_2,2,…,v_2,d),…,(v_k’,1,v_k’,2,…,v_k’,d)被同一棵树驱动，那么v_1,1,v_2,1,…,v_k’,1在两帧电路中没有相同的后继。与图1的基于扫描链的DFT结构比较，基于扫描树的DFT结构的每一个扫描输入端口将测试数据并行的传递给多扫描链，因此，测试时间和测试中的跳变数会大幅下降。

在这种结构中，被相同时钟信号驱动的扫描链与测试输出端口之间还需要放置一个XOR网络。如果扫描测试的输入端口数目是固定的，那么扫 描链的深度较基于扫描链的DFT结构会大幅下降。假设扫描输出端口的l条扫描链(v_1,1,v_1,2,…,v_1,d),(v_2,1,v_2,2,…,v_2,d),…,(v>l,1,v>l,2,…,v>l,d)被同一个XOR树连接，如下面公式所示，扫描输出端口m等于k个XOR网络的最大值，O_i是第i个XOR网络的值。

m＝max{O₁,O₂,…,O_k}。

需要注意的是，至少有一个MUX要有k个输入端口，因为所有的k个XOR网络至少需要一个输出端口。在任何情况下，每一个扫描输出端口选择最多一个输入端。例如IWLS2005中的vga电路，k＝8，n＝10，k1＝ln8＝3。该电路包含17079个触发器，每一组扫描树的值为14，也就是说，每一个DMUX的输出端驱动14条扫描链，因此，每一个扫描输入端口驱动112条扫描链。本发明基于扫描树的DFT结构最大的深度是16。因此，本发明基于扫描树的DFT结构不仅可以进一步有效的降低温度警报，还可以大幅降低跳变数和测试时间，压缩测试激励和响应数据。

如图3所示，这种结构在测试状态时，x信号端口被置为1，而在电路工作状态被置为0。test信号和图1的DFT结构一样，在扫描移位的阶段被置为1，在电路工作、测试发起和测试向量捕获阶段被置为0。所有的扫描触发器都被同一个clk时钟信号驱动。移位寄存器每个d个时钟周期就做一次移位操作，d表示扫描链的最大深度。X₁在电路测试向量扫入阶段设为0，当移位寄存器需要移位操作的时候设为1。于是，测试向量就会进入下一批扫描链中。

令n为图3中扫描输入端口的数目。与基于扫描链的降低小延迟缺陷过测试的热驱动可测试性设计结构不同的是，基于扫描树的这种结构将扫描触发器划分为条扫描链。这些扫描链会被分成n个小组，每组包含条扫描链，其中k表示驱动的扫描树个数，而k’表示每棵扫描树包含的扫描链条数。当电路加载第一个测试向量v时，步骤如下：首先测试向量移入每组的第一棵扫描树中，其余的扫描树设为不使能。同样的，当第一个扫描 树加载完毕之后，开始将测试向量移入每组的第二棵扫描树中。这个过程持续进行直到所有的扫描树都加载完测试向量。

根据本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构，可以进一步降低电路测试过程中的功耗，并降低测试过程中的跳变数和测试时间。

图4展示了基于本发明提出的DFT结构之上的热驱动小延迟测试策略，这种策略可以同时运用在本发明提出的扫描链结构和扫描树结构上。该策略能有效的降低温度警报的数目，从而降低过测试的数目。在测试之前，测试选择所有小延迟测试故障(SDD)的所有最长可测路径。测试过程会被划分为g个部分，每一次都是选取包含最少时间松弛(slack)的|T|/g个测试向量。然后进入第一个循环，直到结束循环。首先选择T_i测试向量集，该测试向量集拥有最少的时间松弛的敏化路径，T＝T-T_i。当选择完T_i测试向量集之后，再进入第二个循环，该循环结束的标志是T_i。在这个循环中，首先从有序的测试集中选择第一组测试向量v，将本发明的DFT结构中控制单元的寄存器置为10…0，T←T-{v},P←P-{v}。然后选通每一个扫描链组的第一条扫描链，同时不使能其余的扫描链。将测试向量v打入第一条扫描链，同时令保持门闩在测试向量移入阶段为保持状态。当第一条扫描链加载完测试向量后，将控制单元额外的寄存器移位到下一个状态。类似的，选通每一个扫描链组的第二条扫描链，同时不使能其余的扫描链。持续以上过程直到所有的扫描链都接收到了测试向量。最后将所有扫描触发器置为测试发起阶段，然后进行测试向量捕获。当T_i结束里面的循环。接着更新电路的温度信息，更新电路中所有被选的路径的延迟信息，计算新产生出来的温度警报数目。以上过程持续进行直到结束外面的大循环。最后返回最终的温度警报数目和测试集。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同限定。