基于可测试性设计结构的IP水印技术研究

摘要

集成电路设计如今已经进入到了片上系统时代。IP核（IP:intellectual property）复用技术是片上系统的主流设计技术。IP核复用技术提高了设计效率，加快了上市时间，推动了集成电路产业的进一步发展。在IP核交易十分频繁的今天，IP核非常容易被非法使用。数字水印是一种有效的IP核保护技术。该技术可以将IP核拥有者的信息嵌入到IP核中，以保护IP核拥有者的合法权益。
　　在数字水印技术中，基于约束的水印技术是研究的主流。根据水印技术检测机制的不同，水印技术可以分为静态水印技术和动态水印技术。基于有限状态机的水印技术和基于可测试性设计结构的水印技术是两种常见的动态水印技术。因为水印在较低的设计层次中嵌入，所以基于可测试性设计结构的水印技术所引起的开销比基于有限状态机的水印技术更好控制。本文主要研究基于可测试性设计结构的水印技术。
　　本文提出了一种新的基于可测试性设计结构的水印方案。该方案基于一种利用了扫描单元互补输出端的扫描单元排序方法。在该方案中，IP核拥有者的信息首先被转化成水印序列。在扫描单元排序过程中，水印通过约束两个扫描单元之间的连接方式嵌入。水印嵌入过程与测试功耗优化过程一起进行，这样可以减少测试功耗方面的开销。水印嵌入完成后，在含有水印信息的扫描链的扫描输入端施加特定的水印检测激励，可以在响应的特定位置上提取出水印序列。在集成电路被封装后，水印可以实现现场检测。当嵌入的水印序列长度分别为64位和128位时，方案的巧合率分别为5.42E-20和2.94E-39。因为巧合率很低，所以该方案可以提供很强的产权证明。本文还讨论了对该水印方案的典型攻击。实验结果表明，当嵌入的水印序列长度分别为64位和128位时，该水印方案在测试功耗方面的开销很低。
　　在完成以上方案实验的过程中，为水印方案提供基础的扫描单元排序方法的缺点暴露了出来。当该方法应用在测试数据量很大的基准电路时，比较耗时。本文对该方法进行了改进。通过减少扫描单元排序过程中候选扫描单元的个数，该方法的时间复杂度得到降低。基于这个改进的方法，提出了相应改进的水印方案。通过引入参数K，水印方案的复杂度从原来的O(N2)降到了O(KN)。在能使改进的水印方案减少一半以上计算时间的前提下，通过搜索，找出使水印开销最小的 K值。实验结果表明，在使计算时间减少一半以上的同时，改进的水印方案在测试功耗方面仍然可以实现低开销。

目录

致谢

NOMENCLATURE

CHAPTER 1 INTRODUCTION

1.1 Intellectual property in integrated circuit design

1.2 IP protection

1.3 Digital watermarking for IP protection

1.4 Principle of constraint-based IP watermarking

1.5 Objectives and organization of the dissertation

CHAPTER 2 LITERATURE REVIEW

2.1 Constraint-based watermarking

2.2 Side-channel based watermarking

2.3 Summary

CHAPTER 3 A NEW WATERMARKING SCHEME ON SCAN CHAIN ORDERING

3.1 Preliminaries

3.2 Proposed watermarking scheme

3.3 Analysis of the proposed watermarking scheme

3.4 Experimental result

3.5 Summary

CHAPTER 4 THE IMPROVED WATERMARKING SCHEME

4.1 Preliminaries

4.2 Improved scan cell ordering method

4.3 Corresponding improved watermarking scheme

4.4 Analysis of the improved watermarking scheme

4.5 Experimental result

4.6 Summary

CONCLUSIONS

参考文献

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