用于非对称GaN晶体管和增强模式操作的自对准结构和方法

摘要

实施例包括高电子迁移率晶体管(HEMT)。在实施例中，栅极电极与源极和漏极半导体区间隔不同的距离，以提供高击穿电压和低导通状态电阻。在实施例中，自对准技术用于在沟槽中以及在中间芯体之上形成电介质衬垫，从而利用单掩模操作来独立地限定栅极长度、栅极-源极长度以及栅极-漏极长度。在实施例中，Ⅲ-N？HEMT包括用于阈值电压调谐和/或增强模式操作的氟掺杂的半导体势垒层。

说明书

技术领域

本发明的实施例总体上涉及微电子器件，并且更具体地涉及Ⅲ族-N晶 体管架构和制造。

背景技术

移动计算(例如，智能电话和平板电脑)市场受益于较小的部件形状 因子和较低的功耗。由于智能电话和平板电脑的当前平台解决方案依赖于 安装到电路板上的多个封装集成电路(IC)，因而限制了进一步缩放到更 小并且功率效率更高的形状因子。例如，智能电话除了包括单独的逻辑处 理器IC之外，还将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和 WiFi/蓝牙/GPS IC。片上系统(SoC)架构提供了板级部件集成所不能比拟 的缩放的优势。尽管逻辑处理器IC本身可以被看作是集成了存储器和逻辑 功能的片上系统(SoC)，但是用于移动计算平台的范围更广的SoC解决 方案仍然令人难以捉摸，因为PMIC和RFIC利用高电压、高功率和高频率 中的两个或更多来进行操作。

尽管用于移动计算领域的集成PMIC功能和RFIC功能的SoC解决方案 对于提高可扩展性、降低成本和提高平台功率很有吸引力，但是这种SoC 解决方案的一个障碍是缺乏具有足够的速度(即，足够高的增益截止频率 Ft)和足够高的击穿电压(BV)的可扩展的晶体管技术。

某些非硅器件，例如，Ⅲ族-氮化物(Ⅲ-N)器件提供了在能够获得高 BV和高Ft的同时集成PMIC功能和RFIC功能的具有光明前景的途径。对 于这种器件，源极与栅极之间的器件长度(Lsg)不同于栅极与漏极之间的 器件长度(Lgd)的非对称高电子迁移率晶体管(HEMT)结构可以利用低 导通状态源极到漏极电阻(RON)来实现特别高的BV。尽管较短的Lsg实 现低RON，但是较长的Lgd则实现高BV。然而，对于要大量生产的器件， 必须精确限定这两种器件尺寸。到目前为止，不存在将这些器件尺寸重复 限定为不同值的任何技术。常规方法依赖于两个或更多光刻掩模图案化操 作的对准，并且这种技术受到由于掩模间对准容差/误差的原因而导致的 Lgd和Lsg尺寸的较高变化的影响。

增强模式操作对于在大部分设计中具有低于零的阈值(即，耗尽型) 的Ⅲ-N HEMT器件而言仍然是一个挑战。因此Ⅲ-N HEMT的大规模集成带 来功耗问题。常规阈值调整技术通常依赖于栅极凹陷蚀刻(例如，单凹陷 或双凹陷)，但是有限的蚀刻选择性使得这种技术不适合大批量制造。

附图说明

将通过示例而非限制的方式来示出本发明的实施例，并且通过结合附 图参考以下具体实施方式能够更充分地理解本发明的实施例，附图中：

图1是示出根据实施例的制造非对称Ⅲ-N HEMT的方法的流程图；

图2A、2B、2C、2D、2E、2F、2G、2H、2I和2J示出了根据实施例 的非对称Ⅲ-N HEMT的作为图1中所描绘的方法中的操作的执行的结果而 演变的截面图；

图3示出了移动计算设备平台的等距视图以及移动平台所采用的微电 子器件的示意图；以及

图4示出了根据本发明的一个实施例的计算设备的功能框图。

具体实施方式

在以下描述中，阐述了许多细节，然而，对于本领域中的技术人员而 言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一 些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以 避免使本发明难以理解。在整个说明书中，对“实施例”的引用表示结合 实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实 施例中。因此，在整个说明书中，在各处出现的短语“在实施例中”不一 定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以 采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以 与第二实施例组合，只要未指定这两个实施例是互斥的。

术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间 的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在 特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或 电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具 有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合 或相互作用(例如，如在因果关系中)。

如本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在… 上”指的是一个材料层或部件相对于其它层或部件的相对位置。像这样， 例如，设置在一个层之上或之下的另一个层可以与该层直接接触或可以具 有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层 直接接触或可以具有一个或多个中间层。相比之下，第二层“上”的第一 层与该第二层直接接触。

本文中描述了Ⅲ族-氮化物(Ⅲ-N)高电子迁移率晶体管(HEMT)， 并且更具体地描述了金属氧化物半导体HEMT(MOSHEMT)。在实施例 中，栅极电极与源极和漏极半导体区间隔不同的距离，以提供高击穿电压 和低导通状态电阻。在实施例中，自对准技术用于在沟槽中以及在中间芯 体(mandrel)之上形成电介质衬垫，以利用单次临界掩模操作来独立地限 定栅极长度、栅极-源极长度以及栅极-漏极长度。在实施例中，Ⅲ-N HEMT 包括用于阈值电压(Vt)调谐和/或增强模式操作的氟掺杂的半导体势垒层。 在实施例中，在将RFIC与PMIC集成的SoC解决方案中采用非对称和/或 增强模式Ⅲ-N HEMT，以实现高电压和/或高功率电路。利用本文中所描述 的HEMT实施例，SoC解决方案可以实现移动平台所需的产品特定电流和 功率要求。快速切换的高电压Ⅲ-N晶体管能够处理高输入电压摆动，并且 能够在RF频率下提供高功率附加效率。在实施例中，Ⅲ-N非对称和/或增 强模式HEMT服从与诸如平面和非平面硅CMOS晶体管技术之类的IV族 晶体管架构的单片集成。在特定实施例中，在将高功率无线数据传输和/或 高电压功率管理功能与低功率CMOS逻辑数据处理集成的SoC架构中采用 Ⅲ族-N晶体管。适合于宽带无线数据传输应用的高频率操作是可能的，而 大带隙Ⅲ-N材料的使用还提供了高BV，以使得可以为无线数据传输应用 产生足够的RF输出功率。高Ft/Fmax与高电压能力的该组合还使得本文中 所描述的晶体管适合于利用缩小尺寸的感应元件的DC到DC转换器中的高 速开关应用。由于功率放大应用和DC到DC开关应用都是智能电话、平板 电脑和其它移动平台中的关键功能块，因而本文中所描述的结构可以有利 地用于这种设备的SoC解决方案中。

图1是示出根据实施例的制造非对称Ⅲ-N HEMT的方法101的流程图。 图2A、2B、2C、2D、2E、2F、2G、2H、2I和2J示出了根据实施例的非 对称Ⅲ-N HEMT的作为方法101中的操作的执行的结果而演变的截面图。 为了描述的清晰起见，将同时参考图1和图2A-2J来描述对方法101和相 应晶体管结构的说明。

方法101例示了用于利用单次临界掩模操作来独立地限定晶体管的三 个重要尺寸(即，栅极长度(Lg)、栅极-源极长度(Lgs)和栅极-漏极长 度(Lgd)的技术)，并且认为其它掩模操作是非临界的，因为通过自对准 技术极大地放宽了叠加容差。因此，可以在大批量制造环境中保持对(Lg)、 (Lgs)和(Lgd)的良好控制。方法101还例示了用于以有利于增强模式 操作的方式调整阈值电压的技术。

方法101开始于操作105处的起始衬底的接收。图2A示出了根据实施 例的示例性Ⅲ-N半导体起始材料201的截面，可以在该示例性Ⅲ-N半导体 起始材料201中形成高电子迁移率晶体管(HEMT)。起始材料201的基底 处是衬底205。通常，衬底205是非Ⅲ-N材料，以使起始材料201包括变 质外延层。因此，衬底205可以是本领域已知的应用于Ⅲ-N材料堆叠体的 任何材料，例如但不限于：SiC、蓝宝石、硅、硅合金以及Ⅲ-V材料及其合 金。在一个示例性实施例中，衬底205是晶体硅(例如，实质上为单晶)。 在第一硅衬底实施例中，衬底205是(100)硅(即，具有(100)顶表面， 在该表面上设置上覆外延层)。(100)晶体取向对于硅晶体管的形成是有 利的(例如，在未被Ⅲ-N外延层覆盖的其它区域中)，并且因此对于要将 形成于起始材料201中的Ⅲ族-N晶体管与硅CMOS晶体管技术单片集成的 实施例是有利的。在第二硅衬底实施例中，衬底205是(111)硅(即，具 有(111)顶表面，在该表面上设置上覆外延层)。尽管示例性(100)和 (111)硅实施例要求衬底本质上由硅构成，但是对Ⅲ-N和/或硅CMOS器 件功能无害的一定水平的杂质是容许的。

在实施例中，起始衬底包括缓冲。通常，缓冲是在下层衬底材料(例 如，硅、蓝宝石、SiC等)与上覆Ⅲ-N器件层的特性之间的过渡。像这样， 缓冲可以具有本领域已知的适用于特定衬底的任何成分、层数、厚度等。 在图2A中所示的示例性实施例中，缓冲层210具有Ⅲ-N材料。

在实施例中，起始材料包括至少一个Ⅲ-N器件层。在图2A中所示的 示例性实施例中，沟道层215和顶部势垒层220表示设置在缓冲层210之 上的器件层。在实施例中，沟道层215实质上是单晶的，并且尽管本文中 将其称为“单晶”，但是本领域技术人员将领会到，仍然可能存在作为不 完美外延生长工艺的人为缺陷的低水平的晶体缺陷。在沟道层215内，存 在包括一种或多种Ⅲ族元素和氮的第一半导体材料的晶体排列。通常，沟 道层215中的Ⅲ族-氮化物半导体应当具有相对高的载流子迁移率并且因此 在实施例中，沟道层215实质上是未掺杂的Ⅲ族-氮化物材料(即，杂质浓 度最小)，以具有最小杂质散射。在示例性实施例中，沟道层215是GaN。 然而，沟道层215也可以是诸如AlGaN、AlInN之类的一种或多种GaN的 三元合金、或者诸如In_xAl_yGa_1-x-yN之类的包括至少一种Ⅲ族元素和氮的 GaN的四元合金。在一个示例性GaN实施例中，沟道层215的厚度在10nm 与200nm之间(z维度)

在实施例中，起始材料包括设置在沟道层之上的盖层或半导体势垒层。 通常，可以将本领域已知的任何Ⅲ族-N材料用于势垒层，其取决于沟道层 所选择的材料，以使势垒层能够在沟道层内感应出表层电荷。在实施例中， 势垒层具有比沟道层的带隙大的带隙。优选地，势垒层实质上是单晶的(例 如，其对于给定成分具有临界厚度以下的厚度或者与沟道层中利用的Ⅲ族 -N材料晶格匹配)。在图2A中所示的示例性实施例中，势垒层220包括 具有与沟道层215相同的结晶性的第二Ⅲ族-N材料，以形成质界面。在沟 道层215为GaN的第一示例性实施例中，顶部势垒层220是Al_zGa_1-zN、 Al_wIn_1-wN、AlN或AlInGaN的四元合金。一个示例性顶部势垒层220具有 18％的In。在实施例中，势垒层220仅具有本征杂质掺杂水平(例如， i-Al_wIn_1-wN)。诸如In_xAl_yGa_1-x-yN之类的包括至少一种Ⅲ族元素和氮的四元 合金也是可能的。势垒层220还可以包括Ⅲ族-氮化物的多层堆叠体。例如， 在一个实施例中，势垒层220是Al_wIn_1-wN/AlN堆叠体，并且堆叠体的AlN 层与沟道层215相邻，以用作电荷感应层。在某些实施例中，势垒层220 的厚度在1nm与5nm之间。

返回图1，在操作130处，在起始衬底之上沉积牺牲材料。通常，牺牲 材料可以是能够以高保真度(例如，良好的侧壁平滑性和侧壁角度控制) 进行图案化的任何材料。在示例性实施例中，牺牲材料是通过例如化学气 相沉积(CVD)、等离子体增强CVD(PECVD)、ALD或其它常规手段 沉积的诸如二氧化硅或氮化硅的电介质。在其它实施例中，牺牲材料是多 晶硅或非晶硅。牺牲材料还可以包括材料的堆叠体，例如，可以在起始衬 底表面上(例如，与势垒层220接触)沉积焊盘材料(例如，SiO₂)并且在 焊盘之上沉积体块材料(例如，氮化硅或多晶硅)。牺牲材料的厚度可以 根据需要而变化，以确保随后被蚀刻到牺牲层中的特征的合理的高宽比(例 如，<10:1的z高度:x宽度，并且优选为小于5:1)。

在操作135处，将至少一个沟槽图案化到牺牲材料中，并且至少一个 沟槽的作用在于将由牺牲材料制成的芯体与牺牲材料的外围区间隔一段良 好控制的距离。如图2B中的示例性实施例所示，沿着一个维度(例如，x 维度)，基于芯体230B的大小来限定晶体管栅极长度Lg，而基于将芯体 230B的第一侧与外围牺牲区230A分开的沟槽235的大小来限定晶体管的 源极到栅极长度Lsg。类似地，基于将芯体230B的与沟槽235相反的第二 侧与外围牺牲区230C分开的沟槽236的大小来限定晶体管的漏极到栅极长 度Lgd。在示例性GaN MOSHEMT实施例中，沟槽235的沿x维度的临界 尺寸(CD)低于40nm。沟槽235的沿x维度的CD可以作为所需BV的函 数而发生较大些的变化，并且在具有至少10V的BV的一个示例性GaN  MOSHEMT中，沟槽235在40-50nm之间，并且对于具有至少20V的BV 的另一个实施例，沟槽235在80-100nm之间。芯体230B的沿x维度的CD 也可以发生变化，并且示例性实施例在20nm与100nm之间。

注意，沟槽235、236可以是在图2B的平面之外的区中结合在一起的 单个沟槽(例如，形成完全包围芯体230B的深沟)，或者沟槽235、236 可以是同一掩模的以芯体230B为中间线来限定开口或间隔的单独的多边 形。在实施例中，沟槽235、236清除了牺牲材料并且暴露下层半导体(例 如，势垒层220)。还要进一步注意，操作135仅需要单个光刻掩模操作， 紧跟着是对已知的牺牲材料的任何适当的各向异性蚀刻。

返回图1，方法101进行到操作140，在该操作中，电介质衬垫共形沉 积到沟槽中并且在牺牲芯体之上。图2C中描绘了针对图2C中所示的示例 性实施例的电介质衬垫240。通常，电介质衬垫要用作自对准结构和/或横 向蚀刻停止部，并且要具有相对于牺牲材料提供良好的蚀刻选择性的成分 (即，能够在比电介质衬垫高的蚀刻速率下对牺牲材料进行蚀刻)。电介 质衬垫还有利地是高度共形层并且相对较薄。在一个有利的实施例中，利 用原子层沉积(ALD)工艺来沉积电介质衬垫。在某些这种实施例中，电 介质衬垫240是包括金属氧化物的高k电介质，所述金属氧化物例如但不 限于HfO₂、HfSiO_x、ZrO₂、ZrSiO_x、Al₂O₃和AlSiO_x。尽管电介质衬垫240 的厚度可以变化，但是在示例性ALD实施例中，厚度在2-3nm之间。

继续参考图1，方法101进行到操作150，其中，在电介质衬垫之上沉 积填充电介质。通常，填充电介质将填充沟槽，以准备进行随后的光刻(非 临界)操作。填充电介质优选为对牺牲材料的蚀刻剂具有抵抗性的材料。 如图2D中所示，取决于操作150处采用的材料和技术，填充电介质材料 250可以具有平面化的顶表面252或带有钥匙孔(key-holed)的有尖头的表 面251。可以采用任何已知的沉积技术，例如但不限于CVD、PECVD和可 流动的氧化物来形成填充电介质材料250。在牺牲材料230A、B、C为二氧 化硅的一个有利的实施例中，填充电介质材料250为氮化硅，其向氧化物 蚀刻剂提供良好的选择性。在牺牲材料230A、B、C为氮化硅或硅(多晶 或非晶)的另一个有利的实施例中，填充电介质材料250为二氧化硅，其 向硅和氮化硅蚀刻剂提供良好的选择性。在其它有利的实施例中，填充电 介质材料250是常规的低k(低于3)或超低k(低于2)材料。填充电介 质材料250的厚度取决于沟槽235、236的深度以及平面化和/或间隙填充能 力。在示例性实施例中，该厚度比电介质衬垫240的厚度大一个或两个数 量级。

返回图1，方法101继续进行操作155，在该操作中，通过蚀刻穿过膜 以暴露设置在沟槽外部的外围区中的下部的牺牲材料来使体块电介质和电 介质衬垫图案化，该沟槽在操作135处形成于牺牲材料中。通常，可以采 用任何常规光刻图案化工艺来在不会被去除的填充电介质的部分之上形成 保护掩模层。由于下层地形和材料将用来以自对准方式控制尺寸设定，因 而操作155处的掩模为非临界的，并且在图2E中描绘了所蚀刻的特征相对 于理想特征边缘254的明显失配，以强调这一点。如图2E中所示，通过操 作155处的各向异性蚀刻255来暴露外围牺牲区230A和230C和/或使其凹 陷。可以利用本领域已知的任何干法等离子体蚀刻来在特定体块电介质和 电介质衬垫材料的蚀刻中提供合理的图案保真度。

继续进行方法101，操作158需要以暴露但不去除电介质衬垫的方式来 去除暴露的牺牲材料，以暴露需要量的下层沟道半导体。在有利的实施例 中，采用各向同性蚀刻来蚀刻穿过暴露的牺牲材料并且至少在电介质衬垫 上停止蚀刻，并且还有利地在填充电介质上停止蚀刻。参考图2F，在示例 性实施例中，采用对电介质衬垫240和填充电介质材料250二者有选择性 的湿法蚀刻和/或各向同性等离子体蚀刻工艺来对外围牺牲材料230A、230C 进行横向和垂直蚀刻，并且暴露下层势垒层220以使其与由用作横向蚀刻 停止部的电介质侧壁衬垫240A、240B所限定的沟槽235、236的外侧壁自 对准。然后操作158继续对势垒层220的暴露的表面221进行各向异性蚀 刻，以暴露沟道层215的表面，并且仍然相对于与沟槽235、236的外侧壁 对准的电介质衬垫侧壁240A、240B来精确控制所蚀刻的势垒层特征边缘。

在操作158的某些实施例中，如图2F中进一步所示的，使沟道层215 的顶表面凹陷，以去除沟道层215的顶部厚度。沟道层表面的这种凹陷可 以有利地在随后形成的重掺杂的源极和漏极半导体与表层电荷所在的沟道 层215的区之间提供较低的电阻。在某些实施例中，使沟道层215的表面 从势垒层220的界面凹陷2到20nm之间的深度。如图2F的放大图插图中 进一步所示的，可以例如利用湿法化学蚀刻剂来对沟道层215进行各向同 性蚀刻和/或晶体学蚀刻，以对表层电荷区(例如，2DEG 217所在的沟道层 215的顶部的2-3nm)进行底切，并且最大底切小于10nm，并且更具体地 在势垒层220包括与GaN沟道层接触的AlN层的某些GaN沟道层实施例 中，最大底切小于5nm。如图所示，沟道层215的底切在势垒层220的界 面处接近零(例如，作为界面处的轻微混合的结果)并且在距离势垒层界 面3-5nm的深度处达到最大，以使对底切进行回填的高掺杂的源极区/漏极 区能够更好地耦合到沟道层215内的2D电子气并且提供比其它情况下可能 实现的电阻相对低的电阻。

继续参考图1，在操作160处沉积或外延生长高掺杂的源极半导体区和 漏极半导体区。在图2G中所示的示例性实施例中，源极/漏极半导体区260 具有相对于沟槽侧壁，并且更具体地相对于设置在外部沟槽侧壁上的电介 质侧壁衬垫240A、240B而精确设置的内部边缘。通常，源极/漏极半导体 区260可以包括本领域已知的任何半导体材料，从而为沟道层215提供良 好的源极/漏极功能。对于GaN沟道层，可以将诸如GaN、InGaN或InN中 的一个或多个的n型掺杂的Ⅲ-N材料用于源极/漏极半导体区260。在沟道 层215为GaN的一个示例性实施例中，源极/漏极半导体区260包括具有最 少1e19cm^-3到最高2e20cm^-3的n型掺杂水平的InGaN。

进一步参考图1，在操作170处，再次对填充电介质层和电介质衬垫进 行蚀刻，这次是为了暴露牺牲芯体230B。可以采用任何常规技术，例如但 不限于图案化蚀刻和/或均厚回蚀刻、和/或抛光。在图2H中所示的示例性 实施例中，光刻掩模被图案化，以具有设置于牺牲芯体230B之上的开口区。 同样，这种掩模可以被图案化为非临界层，其具有依赖于下层地形和不同 的材料成分的放宽的CD和叠覆容差(overlay tolerance)。在操作170处执 行定时的各向异性蚀刻，例如实质上类似于操作155处执行的蚀刻，以蚀 刻出凹陷270，其具有暴露出牺牲芯体230的表面的底部。

在操作190处，利用栅极堆叠体来替换暴露的牺牲芯体。在图2I中所 示的示例性实施例中，例如利用实质上与操作158处所采用的蚀刻工艺相 同的蚀刻工艺来执行对牺牲芯体230B的干法和/或湿法各向同性蚀刻。例 如湿法蚀刻剂的蚀刻剂对半导体势垒层220和电介质衬垫240两者都具有 高选择性，以使沿沟槽235、236的内部侧壁设置的电介质侧壁衬垫240C、 240D用作沿x维度限定沟槽280的长度(例如，Lg)的横向蚀刻停止部。 在其它实施例中，可以执行一次或多次栅极凹陷蚀刻，以在去除牺牲芯体 230B之后使形成于电介质衬垫240C、240D之间的沟槽280的底部处的暴 露的势垒层220凹陷。取决于实施例，凹陷的势垒厚度可以是未凹陷的厚 度的0％-50％。对顶部势垒层220的这种减薄有助于实现增强模式，因为设 置于栅极电极下方的沟道层中的自发极化和压电极化所感应的电荷可以被 耗尽，以增大Vt。虚线281描绘了单栅极凹陷实施例。在双凹陷实施例中， 在执行间隔体电介质以及各向异性蚀刻工艺以沿着电介质衬垫240C、240D 的内部形成间隔体(虚线282)之后，可以执行第二凹陷蚀刻(虚线283)。

在实施例中，半导体势垒层的至少一部分是氟掺杂的。本发明人已经 发现，势垒层的氟掺杂对晶体管阈值电压(Vt)存在影响。更具体地，已 经发现势垒层中的氟掺杂剂的存在增加了固定(负)电荷的可控的量，该 固定电荷在具有足够量的情况下使Ⅲ-N(MOS)HEMT可以在增强模式 (Vt>0)下进行操作。在图2I中所示的示例性实施例中，沟槽280的底部 处暴露的势垒层220直接掺杂有氟284。注意，势垒层的直接掺杂允许实现 受到良好控制并且可能较高的掺杂剂浓度。尽管最优势垒掺杂浓度取决于 很多因素(例如，栅极金属功函数等)并且因此可以随实施方式而发生很 大变化，但是在示例性实施例中，氟掺杂浓度至少为1e17cm^-3并且可以高 达7e19cm^-3。在具有AlN/InAlN堆叠势垒层的示例性GaN沟道HEMT的实 施例中，氟掺杂范围在1e17cm^-3与1e18cm^-3之间，能够实现增强模式操作。

利用被用作对势垒层220的氟掺杂进行自对准的手段的沟槽280，可以 以低成本实施直接掺杂技术。可以通过很多方式来完成对势垒层的区的直 接氟掺杂。在一个实施例中，将氟(例如，同位素F22)注入到势垒层220 内。在另一个实施例中，使势垒层220的表面暴露于例如但不限于SF6的 氟化源气体的等离子体，已经发现氟化源气体的等离子体不蚀刻N掺杂的 GaN并且因此在源极/漏极半导体区260也被暴露的情况下，不会为它们带 来任何问题。低能等离子体，例如具有下游源的那些等离子体可能尤其有 利于势垒层220的基于等离子体的氟掺杂。在N掺杂区被非常高地掺杂的 情况下(在我们所描述的情况中是这样的)，氟不会使接触电阻劣化。然 而，在S/D区包括较轻掺杂的材料的其它实施例中，由于氟注入可能对S/D 区造成不利影响并且提高与沟道的欧姆接触电阻，因而在S/D金属接触沉 积(其将覆盖Ⅲ-N掺杂的S/D区)之后执行氟注入。

注意，可以将栅极凹陷蚀刻和氟势垒掺杂中的任一个或二者用作晶体 管Vt调整技术。尽管在某些实施例中采用栅极凹陷蚀刻，但是在对栅极凹 陷深度的控制可能尤其富有挑战性的一些实施例中(例如，其中势垒层具 有均质材料或没有为基底层提供足以使其用作蚀刻停止部的蚀刻选择性的 材料的堆叠体)，可以在不存在栅极凹陷蚀刻的情况下利用氟掺杂。注意， 在某些实施例中，在第二晶体管之前针对第一晶体管执行牺牲芯体230B的 去除(例如，利用相继的掩模操作)，并且在第一晶体管中形成沟槽280 之后、但在第二晶体管中形成沟槽280之前执行氟掺杂，从而为同一衬底 上的两个HEMT器件实现不同的阈值电压(例如，增强型器件和耗尽型器 件、或具有不同阈值的两个增强型器件等)。

在调节了势垒层220的情况下，操作190继续沉积栅极堆叠体。通常， 栅极堆叠体包括设置在沟道层之上(例如，与势垒层接触)的至少一个栅 极电介质材料层和至少一个栅极电极材料层。图2J示出了一个示例性实施 例，其中栅极电介质290设置在势垒层220上并且栅极电极295设置在栅 极电介质290上。在实施例中，栅极电极295包括大功函数金属以提高Vt。 可以被选择以利用示例性导电栅极材料来获得所需阈值电压(Vt)(例如， 大于0V等)的功函数金属包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、 镍(Ni)、钼(Mo)、锗(Ge)、铂(Pt)、金(Au)、钌(Ru)、钯(Pd)、 铱(Ir)、它们的合金及其硅化物、碳化物、氮化物、磷化物和碳氮化物。 可以对栅极电极295的一层或多层进行溅射沉积或共形沉积(例如，通过 ALD)。

在图2J中所示的实施例中，栅极电介质290用作栅极电介质和间隔体 电介质，以将栅极电极295与源极和漏极260横向分开。由于栅极电介质 290是自对准的，因而可以基于沟槽235的尺寸设定来实现对Lgs的超缩放 (ultra-scaling)(例如，在操作135处)，以减小晶体管的Ron。沟槽280 内的电介质的沉积也可以实现将晶体管沟道长度(Lg)缩放到小于可光刻 限定的特征尺寸的尺寸。例如如下材料的电介质材料适用于栅极电介质 290：氮化硅(Si_xN)、氧化硅(SiO₂)、氧化铝(Al₂O₃)、以及诸如Gd₂O₃、 HfO₂、高k硅酸盐(例如HfOSiO、TaSiO、AlSiO)和高k氧氮化物(例如 HfON、SiON、AlON、ZrSiON、HfSiON、以及Ⅲ族-ON)之类的高k电介 质。在实施例中，通过由ALD沉积高k电介质材料来实现下层半导体的高 质量钝化。在所示出的示例性实施例中，由于ALD沉积的共形性质，还将 栅极电介质层直接沉积在外部衬垫侧壁240A、240B上，以有利地包封填充 电介质材料250。

在实施例中，栅极电介质层(例如，图2J中的290)是材料的多层堆 叠体。这种堆叠体对于具有氟掺杂的半导体势垒层的实施例可能尤为有利， 因为已经发现在沉积工艺温度相对较高(例如，350℃)的某些高k电介质 的沉积过程中可能发生氟离子从Ⅲ-N半导体表面向外扩散。因此，在一个 有利的实施例中，在低温下(例如，200℃或更低)将基底电介质层沉积到 势垒层表面上，并且然后在较高温度下(例如，350℃)将顶部电介质层沉 积到基底电介质层上，以完成栅极电介质(例如，图2J中的290)。可以 考虑低温约束来选择适合的基底层成分。由于基底电介质层是在低温下沉 积的，因而其成分通常可能不能提供关于栅极电介质的所需特性的最佳组 合。因此，在较高温度下沉积的并且具有与基底电介质层不同的成分(例 如，HfO₂)的顶部电介质层可以增强基底层的限制氟的向外扩散的功能， 以组合成鲁棒的栅极电介质堆叠体。

返回图1，然后方法101在操作199处利用对HEMT制造或更普遍地 对晶体管制造而言较为常规的任何技术来完成晶体管。例如，如图2J中所 示，可以形成到源极/漏极半导体区260的接触金属化部299以及层间电介 质(ILD)298，如本领域已知的。因此，图2J示出了根据实施例的实质上 完成的Ⅲ族-N晶体管的截面图，该晶体管具有先前在方法101对结构进行 展开时所描述的结构特征。注意，在还在相同的起始材料中形成CMOS晶 体管的其它实施例中，可以针对衬底的硅CMOS区和HEMT区同时或选择 性地执行(例如，例如常规掩模技术)方法101中的操作中的一个或多个。

图3是根据本发明的实施例的移动计算平台的SoC实施方式的功能框 图。移动计算平台700可以是被配置为用于电子数据显示、电子数据处理 和无线电子数据传输中的每个的任何便携式设备。例如，移动计算平台700 可以是平板电脑、智能电话、膝上型计算机等中的任何设备，并且包括显 示屏705、SoC 710以及电池713，其中显示屏705在示例性实施例中是允 许接收用户输入的触摸屏(例如，电容式、电感式、电阻式等)。如图所示， SoC 710的集成水平越高，移动计算平台700内的可以被电池713占据来用 于实现充电之间的最长操作寿命、或者可以被诸如固态驱动器的存储器(未 描绘)占据来用于实现最大功能性的形状因子就越大。

取决于其应用，移动计算平台700可以包括其它部件，这些其它部件 包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如， ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片 集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、 视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、 陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、 数字多功能盘(DVD)等)。

扩展视图721中进一步示出了SoC 710。取决于实施例，SoC 710包括 衬底500(即，半导体芯片)的一部分，在衬底500上制造功率管理集成电 路(PMIC)715、包括可操作用于产生给定频率的载波的功率放大器的RF 集成电路(RFIC)725、它们的控制器711、以及一个或多个中央处理器核 730、731中的两个或更多。RFIC 725可以实施多种无线标准或协议中的任 何无线标准或协议，其包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生 物以及被指定为3G、4G、5G和更高代的任何其它无线协议。RFIC平台725 可以包括多个通信芯片。例如，第一通信芯片可以专用于较短范围的无线 通信，例如，Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长范围的无线 通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

如本领域技术人员将领会到的，在这些功能各异的电路模块中，通常 仅在PMIC 715和RFIC 725外部采用CMOS晶体管。在本发明的实施例中， PMIC 715和RFIC 725采用本文中所描述的Ⅲ族-氮化物晶体管(例如，Ⅲ 族-氮化物晶体管201)中的一个或多个，所述晶体管利用非对称架构和氟 掺杂的势垒层中的一个或多个，如本文中所描述的。通过在增强模式中进 行操作的能力，可以通过本文中所描述的氟掺杂实施例来实现节能。在其 它实施例中，将采用本文中所描述的Ⅲ族-氮化物晶体管的PMIC 715和 RFIC 725与通过硅CMOS技术提供的控制器711以及处理器芯730、731 中的一个或多个集成，控制器711和处理器芯730、731与PMIC 715和/或 RFIC 725单片集成到(硅)衬底205上。要领会，在PMIC 715和/或RFIC 725内，本文中所描述的能够实现高电压、高频的Ⅲ族-氮化物晶体管不一 定用于CMOS之外的情况，而是可以将硅CMOS包括在PMIC 715和RFIC 725中的每一个中。

本文中所描述的Ⅲ族-氮化物MOS晶体管尤其可以用于存在高电压摆 动的情况下(例如，PMIC 715内的7-10V电池功率调节、DC到DC转换 等)。如所示出的，在示例性实施例中，PMIC 715具有耦合到电池713的 输入并且具有向SoC 710中的所有其它功能模块提供电流供应的输出。在 其它实施例中，当在移动计算平台700内的SoC 710之外的地方提供附加 IC的情况下，PMIC 715输出还可以向SoC 710之外的所有这些附加IC提 供电流供应。利用减小的可用导通状态电阻(例如，通过非对称Lgd/Lgs) 和低存取电阻，本文中所描述的Ⅲ族-氮化物晶体管的特定实施例允许 PMIC以较高频率进行操作(例如，LDMOS实施方式中可能实现的频率的 50倍)。在某些这种实施例中，可以将PMIC内的感应元件(例如，降压- 升压转换器等)缩放到小得多的尺寸。像这样，PMIC中的感应元件占芯片 面积的60-70％，因而本文中所描述的Ⅲ族-氮化物晶体管中实施的PMIC的 实施例相较于其它PMIC架构提供了显著的缩小。

如进一步示出的，在示例性实施例中，RFIC 715具有耦合到天线的输 出并且还可以具有耦合到SoC 710上的诸如RF模拟和数字基带模块(未描 绘)之类的通信模块的输入。替代地，这种通信模块可以设置在SoC 710 的芯片外IC上并且耦合到SoC 710中用于传输。取决于所利用的Ⅲ族-氮化 物材料，本文中所描述的Ⅲ族-氮化物晶体管还可以提供具有至少十倍于载 波频率的Ft(例如，在为3G或GSM蜂窝通信设计的RFIC 725中为1.9GHz) 的功率放大器晶体管所需要的大功率增加效率(PAE)。

图4是根据本发明的一个实施例的计算设备1000的功能框图。例如， 可以在移动计算平台700内找到计算设备1000，并且计算设备1000还包括 容纳许多部件的板1002，所述许多部件例如但不限于处理器504(例如， 应用处理器)和至少一个通信芯片1006。在实施例中，至少处理器504与 根据本文中其它地方所描述的实施例的Ⅲ-N MOS电容器集成(例如，片 上)。处理器504物理和电耦合到板1002。处理器504包括封装在处理器 504内的集成电路管芯。术语“处理器”可以指处理来自寄存器和/或存储 器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的 其它电子数据的任何设备或设备的一部分。

在一些实施方式中，至少一个通信芯片1006也物理和电耦合到板1002。 在其它实施方式中，通信芯片1006是处理器1004的部分。取决于其应用， 计算设备1000可以包括可以或可以不与板1002物理和电耦合的其它部件。 这些其它部件包括但不限于：易失性存储器(例如，DRAM)、闪速存储器 或STTM等的形式的非易失性存储器(例如，RAM或ROM)、图形处理器、 数字信号处理器、加密处理器、芯片集、天线、触摸屏显示器、触摸屏控 制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统 (GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存 储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功 能盘(DVD)等)。

通信芯片1006的至少其中之一可以实现用于来往于计算设备1000的 数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、 系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经 由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽 管在一些实施例中相关联的设备可能不包含任何线路。通信芯片1006可以 实施包括但不限于本文中的其它地方所描述的标准或协议的许多无线标准 或协议中的任何一种。计算设备1000可以包括多个通信芯片1006。例如， 第一通信芯片1006可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙， 并且第二通信芯片1006可以专用于较长范围的无线通信，例如，GPS、 EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

像这样，已经描述了高电子迁移率场效应晶体管(HEMT)的实施例。 在一些实施例中，HEMT包括：设置在衬底之上的Ⅲ族-N半导体沟道层； 设置在沟道层的第一区之上的栅极堆叠体；栅极堆叠体的第一侧上的与沟 道层接触的源极区；栅极堆叠体的与源极区相反的第二侧上的与沟道层接 触的漏极区；设置在源极区与栅极堆叠体之间的第一长度的半导体势垒层 之上、并且设置在漏极区与栅极堆叠体之间的大于第一长度的第二长度的 半导体势垒层之上的电介质衬垫，其中电介质衬垫包括位于栅极堆叠体的 相对侧上的第一衬垫侧壁，并且还包括第二衬垫侧壁，从而利用设置在第 一衬垫侧壁与第二衬垫侧壁之间的填充电介质来限定第一长度或第二长 度。

在其它实施例中，电介质衬垫还包括第三衬垫侧壁，其利用设置在第 一衬垫侧壁与第三衬垫侧壁之间的填充电介质来限定第一长度或第二长度 中的另一个。在其它实施例中，电介质衬垫包括具有比填充电介质高的介 电常数的材料，并且其中栅极电介质还包括包含金属氧化物的栅极电介质 层，所述栅极电介质在第一衬垫侧壁之间并且沿第一衬垫侧壁的整个长度 延伸，并且所述栅极电介质在填充电介质之上延伸。在其它实施例中，栅 极电介质层直接设置在第二衬垫侧壁上。在其它实施例中，源极区和漏极 区均包括被n型掺杂为至少1e19cm^-3的浓度的InGaN。在其它实施例中， 沟道层为GaN，并且其中半导体势垒层包括Al_zGa_1-zN、Al_wIn_1-wN、AlN或 AlInGaN的四元合金的至少其中之一。在其它实施例中，半导体势垒层的 设置在栅极堆叠体与沟道层之间的第一区的厚度小于半导体势垒层的设置 在电介质衬垫与沟道层之间的第二区的厚度，或者该第一区是氟掺杂的。 在其它实施例中，将半导体势垒层的第一区氟掺杂为1e17cm^-3与1e18cm^-3之间的浓度。

在实施例中，所述高电子迁移率晶体管(HEMT)包括：设置在源极半 导体区与漏极半导体区之间的栅极电极；设置在栅极电极下方的栅极电介 质；设置在栅极电介质下方的Ⅲ族-N沟道层；以及设置在沟道层与栅极电 介质之间的半导体势垒层，其中半导体势垒层是氟掺杂的。

在其它实施例中，半导体势垒层包括Al_zGa_1-zN、Al_wIn_1-wN或AlN的至 少其中之一，并且在设置于沟道层之间的第一区中被氟掺杂为1e17cm^-3与 1e18cm^-3之间的浓度。在其它实施例中，栅极电介质层还包括：直接设置在 氟掺杂的半导体势垒层上的第一成分的基底电介质层；以及直接设置在基 底电介质层上的第二成分的顶部电介质层。在其它实施例中，电介质衬底 设置在源极区与栅极电介质之间的第一长度的半导体势垒层之上、并且设 置在漏极区与栅极电介质之间的大于第一长度的第二长度的半导体势垒层 之上，其中，电介质衬垫包括位于栅极电介质的相反侧上的第一衬垫侧壁， 并且还包括第二衬垫侧壁，从而利用设置在第一衬垫侧壁与第二衬垫侧壁 之间的填充电介质来限定第一长度或第二长度。

在实施例中，移动计算设备包括：触摸屏；电池；天线；耦合到电池 的DC到DC转换器；以及还包括功率放大器(PA)的无线发射器，其中， DC到DC转换器和PA的至少其中之一包括本文中所描述的HEMT。

在实施例中，形成非对称高电子迁移率晶体管(HEMT)的方法包括： 在包括Ⅲ族-N沟道层的衬底之上沉积牺牲材料；蚀刻至少一个沟槽以形成 牺牲材料的芯体，其与牺牲材料的外围区间隔第一长度和不同于第一长度 的第二长度；将电介质衬垫共形沉积到至少一个沟槽中并且沉积在芯体之 上；在电介质衬垫之上沉积体块电介质，以填充至少一个沟槽；蚀刻穿过 体块电介质和电介质衬垫，以暴露牺牲材料的外围区；相对于电介质衬垫 选择性地蚀刻牺牲材料的外围区，以暴露设置在至少一个沟槽的外围处的 半导体沟道层；形成与暴露的半导体沟道层接触的半导体源极区和漏极区； 蚀刻穿过体块电介质和电介质衬垫以暴露芯体；以及利用栅极堆叠体来替 换芯体。

在其它实施例中，沉积牺牲材料还包括沉积电介质，其中，共形沉积 电介质衬垫还包括沉积包括金属氧化物的材料，并且其中，沉积体块材料 还包括沉积具有比电介质衬垫的介电常数低的介电常数的电介质。在其它 实施例中，蚀刻穿过体块电介质和电介质衬垫还包括：向围绕芯体和至少 一个沟槽的至少一部分的区施加掩模；并且对未受掩模保护的体块电介质 和电介质衬垫进行各向异性蚀刻。在其它实施例中，蚀刻牺牲材料的外围 区以暴露半导体沟道层还包括：对牺牲材料进行各向同性蚀刻；蚀刻设置 在沟道层之上的半导体势垒层；以及利用各向同性蚀刻来使沟道层表面凹 陷，从而对与势垒层接触的沟道层的界面层进行底切。在其它实施例中， 形成半导体源极区和漏极区还包括利用金属有机前体来共形生长重n型掺 杂的Ⅲ-N材料。在其它实施例中，重掺杂的Ⅲ-N材料包括被掺杂为至少 1e19cm^-3的浓度的InGaN。在其它实施例中，蚀刻穿过体块电介质和电介质 衬垫以暴露芯体还包括：对设置在芯体之上的体块电介质和电介质衬垫的 一部分进行各向异性蚀刻；并且利用栅极堆叠体来替换芯体还包括：相对 于电介质衬垫来选择性地蚀刻牺牲材料以暴露下层半导体层；在沟道层之 上并且在电介质衬垫之上共形沉积栅极电介质层；以及在栅极电介质层之 上沉积栅极金属。在其它实施例中，通过注入或暴露于氟化源气体的等离 子体，利用氟来对设置在沟道层之上的半导体势垒层进行掺杂。在其它实 施例中，利用栅极堆叠体来替换芯体还包括：相对于电介质衬垫来选择性 地蚀刻牺牲材料，以暴露半导体势垒层；在氟掺杂的半导体势垒层上直接 共形沉积基底栅极电介质层；在基底栅极电介质层上直接共形沉积顶部栅 极电介质层；以及在顶部栅极电介质层之上沉积栅极金属。

在实施例中，形成高电子迁移率晶体管(HEMT)的方法包括：形成与 设置在衬底之上的Ⅲ-N半导体沟道区接触的源极区和漏极区；对设置在沟 道区上的半导体势垒层进行氟掺杂；在势垒层之上沉积栅极电介质；以及 在栅极电介质之上沉积栅极电极。在其它实施例中，氟掺杂还包括：将势 垒层的至少一部分氟掺杂为1e17cm^-3与1e18cm^-3之间的浓度。在其它实施 例中，氟掺杂还包括：对半导体势垒层进行注入，或使其暴露于氟化源气 体的等离子体。在其它实施例中，氟掺杂包括：将半导体暴露于氟化源气 体的等离子体。在其它实施例中，沉积栅极电介质还包括：在第一温度下 将基底栅极电介质层共形沉积到势垒层上；以及在高于第一温度的第二温 度下将顶部栅极电介质层共形沉积到基底栅极电介质层上。

应当理解，上述描述旨在进行说明而非进行限制。例如，尽管附图中 的流程图示出了由本发明的某些实施例执行的操作的特定顺序，但是应当 理解，并不要求这种顺序(例如，替代的实施例可以按照不同的顺序来执 行操作、组合某些操作、叠加某些操作等)。此外，在本领域技术人员在 阅读并理解了上述描述的情况下，很多其它实施例将是显而易见的。尽管 已经参考具体示例性实施例描述了本发明，但是应当认识到本发明并不限 于所描述的实施例，而是可以在所附权利要求的精神和范围内利用修改和 改变来实践本发明。因此，应当参考所附权利要求、以及为这种权利要求 赋予权利的等同物的整个范围来确定本发明的范围。