测试技术和电路的设计

摘要

本发明公开了测试集成电路(IC)的电路和方法。公开的电路块包括被联接从而接收使能信号和两个时钟信号的选择器电路。基于接收的使能信号，两个时钟信号之一被选择作为选择器电路的输出。存储元件被联接以接收使能信号和选择器电路的输出作为时钟输入信号。逻辑门被联接以接收存储元件的输出和使能信号。另一个选择器电路被联接以接收来自逻辑门的输出和使能信号。选择器电路选择逻辑门的输出或使能信号作为IC上扫描链的扫描使能信号。

说明书

技术领域

背景技术

集成电路(IC)器件在生产前后要经历一系列严格测试。每个器 件可以也必须通过严格工业标准测试方法，从而验证器件质量。简单 测试电路也可嵌入IC器件从而测试器件不同部件的功能。这些测试电 路通常用于执行生产后测试以保IC器件无错误且如预期一样运行。

一般来说，可测试性设计(DFT)是用于检测制造的IC器件上不 同种类故障的设计技术或嵌入式电路的名称。例如，DFT电路可用于 检测IC器件上逻辑块中存在的故障。

扫描链，通常是通过连接逻辑元件，如串联的触发器和其他存储 元件形成的，其集成到器件中从而为不同逻辑缺陷测试器件。扫描链 可以经配置接收可用来测试特殊器件功能的测试矢量集合。通常，在 数据从扫描链被读取从而确定器件功能之前，允许器件用测试矢量集 合操作至少几个时钟周期。

在典型扫描测试中，要求两个快时钟过渡。第一过渡加载测试值， 而第二过渡捕获基于该测试值的结果。更多扫描测试方法中的两个是 捕获加载(LOC)和移位加载(LOS)。即使LOC扫描测试是常用的， LOC扫描测试也可能不能快速地捕获扫描链中寄存器的每个状态。在 方面，LOS扫描测试是更好的选择，因为寄存器的所有阶段可以LOS 扫描测试快速测试。即使LOS扫描测试相比LOC扫描测试是更好的 扫描技术，在LOS扫描测试中，将扫描链置入“扫描模式”的扫描使 能信号需要作为时钟路由，这通常要求IC器件有更大面积。

发明内容

因此，需要可配置按需要执行LOC或LOS测试的扫描链。需要 有简单本地化的扫描链电路，其提供成本有效的测试技术。本发明实 施例包括在集成电路(IC)中实现快速测试的电路和技术。

应该理解本发明示例性实施例可以大量方式实施，如工艺、设备、 系统、器件、或计算机可读介质上方法。下面说明本发明几个创造性 实施例。

在一个实施例中，公开了电路块。该电路块包括被联接以接收两 个时钟信号和使能信号的第一选择器电路。第一选择器电路基于使能 信号输出两个时钟信号中的一个。存储元件被联接以接收使能信号并 输出第一选择器电路作为时钟输入信号。逻辑门被联接以接收来自存 储元件的输出和使能信号。第二选择器电路然后被联接以接收来自逻 辑门的输出和使能信号。第二选择器电路输出来自逻辑门的输出或使 能信号作为扫描使能信号。在一个实施例中，扫描使能信号联接到扫 描链。

在另一个实施例中，提供了IC。该IC包括被联接以接收扫描使能 信号的扫描链和基于使能信号以及时钟信号产生时钟输出的存储元 件。逻辑电路被联接以接收使能信号和来自储元件的时钟输出。选择 器电路然后输出使能信号和来自逻辑电路的输出之一作为扫描链的扫 描使能信号。

在根据本发明的替换实施例中，提供了测试电路的方法。该方法 包括接收两个时钟信号。两个时钟信号之一然后基于第一使能信号被 选择为时钟输入信号。第一使能信号是以一个时钟信号设定时钟的从 而生成第二使能信号。当原始使能信号处于第二逻辑电平时，且在时 钟信号从第二逻辑电平过渡到第一逻辑电平后，第二使能信号从第一 逻辑电平过渡到第二逻辑电平。第二使能信号或第一使能信号被选择 为电路中扫描链的扫描使能信号。

结合附图，其他方面可从下面的详细说明中显然看出，附图以例 子的方式示出示例性实施例的原理。

附图说明

本发明可通过结合附图参考下面的说明得到最佳理解。

图1A示出根据本发明一个实施例的示例性扫描链。

图1B示出根据本发明一个实施例的LOC扫描运行的示例性时序 图。

图1C示出根据本发明一个实施例的LOS扫描运行的示例性时序 图。

图2示出根据本发明一个实施例测试IC的示例性方法。

图3示出根据本发明一个实施例联接到扫描链的示例性可测试性 设计(DFT)块。

图4示出根据本发明，可执行不同实施例的可编程逻辑器件(PLD) 的示例性方框图。

图5示出根据本发明一个实施例，具有互连线和DFT块的图4中 PLD上逻辑区的更详细图示。

具体实施方式

示例性实施例包括在集成电路(IC)中实现高速测试的电路和技 术。应该理解，高速测试是指通常要求测试时钟信号以系统速度或器 件操作速度生成的测试技术。应该理解，这里所述的图仅是示例性的 且不是为了限制本发明的保护范围。

然而，对本领域技术人员来说，显然本发明实施例可无需部分或 全部这些特定细节实施。在其他情形中，没有详细说明已知操作，这 是为了避免不必要地模糊示例性实施例。

制造的IC是以电子设计自动化(EDA)工具测试的，其具有总称 为可测试性设计(DFT)的设计和测试技术。通常，扫描链由串联扫 描元件、如触发器、寄存器、和其他存储元件形成，其作为DFT特征 包括在IC中。这些扫描链可包括不同可选择模式。例如，扫描链可包 括“扫描模式”和“正常模式”。当扫描链处于“正常模式”时，扫 描链通常执行预期的器件功能。当扫描链处于“扫描模式”时，扫描 链被配置依次接收和输出数据。

图1A示出根据本发明一个示例性实施例的示例性扫描链100。应 该理解这里所述的存储元件可指任何存储元件，如寄存器、触发器、 锁存器、等等。即使图1A的实施例中仅示出六个存储元件 120A1-120B3，但应该理解，更少或更多的存储元件可连接到一起形成 扫描链。在扫描链100中，联接存储元件以便其在扫描链100中形成 多级，如存储元件120A1和120B1形成第一寄存器级，存储元件120A2 和120B2形成第二寄存器级，如此类推。通常，在每个寄存器级之间 有逻辑电路。例如，在一个实施例中，逻辑电路140在第一寄存器级 和第二寄存器级之间。类似地，逻辑电路145可在第二寄存器级和第 三寄存器级之间。逻辑电路140和145可包括组合逻辑电路，乘法器、 等等，这些用于执行不同功能。

还参考图1A，选择器电路130A1-130B3位于每个相应存储元件 120A1-120B3的输入端子。每个选择器电路130A1-130B3在两个输入 信号之间选择并输出结果到相应存储元件。例如，选择器电路130A2 在输入端子132A2选择性输出来自存储元件120B1的输出，或在输入 端子134A2输出来自逻辑电路140的输出到存储元件120A2。类似地， 选择器电路130B2在输入端子132B2选择性输出来自存储元件120A2 的输出，或在输入端子134B2输出来自逻辑电路140的输出到存储元 件120B2。扫描链100中每个选择器电路130A1-130B3基于联接到每 个选择器电路130A1-130B3的选择端子的使能信号EN，选择两个输入 信号中的一个并输出所选信号到各个存储元件120A1-120B3。

仍然参考图1A，存储元件120A1-120B3可由在存储元件 120A1-120B3的时钟输入端子接收的时钟信号108，CLK，设定时钟。 在一个实施例中，存储元件120A1-120B3由接收的CLK信号108的边 缘触发。CLK信号108由选择器电路110基于在选择器电路110的输 入端子106接收的使能信号选择性输出。两个时钟信号，SCAN_CLK 和CAPUTURE_CLK分别联接到输入端子102和104，并被选择性输 出到扫描链100作为时钟信号108，CLK。

根据一个实施例，当扫描使能信号，EN处于活跃低电平时，扫描 时钟SCAN_CLK输出到寄存器120A1-120B3的时钟输入作为时钟信 号。结果，值，如测试矢量在输入端子132A1被扫描到扫描链100中， 并传播通过扫描链的剩余部分。应该理解，输入端子132A1可联接到 另一存储元件，输入引脚或外部源。其中两个测试扫描链，如扫描链 100的普通扫描技术是捕获加载(LOC)和移位加载(LOS)。根据使 能信号EN如何路由到扫描链100，LOC或LOS扫描技术可在扫描链 100上实施。例如，在LOS扫描运行中，使能信号EN作为时钟信号 被路由，如被路由通过IC上时钟网络。

在LOC实施中，第一过渡，即，加载过渡捕获从扫描链中第一寄 存器级传播的值，而第二过渡，即，捕获过渡捕获从第二寄存器级传 播到扫描链中第三寄存器级的值。类似地，在LOC扫描测试中，所述 值快速从第二寄存器级向前传播。

图1B示出根据本发明一个实施例的LOC扫描运行的示例性时序 图。波形155是时钟信号，CLK的示例性波形。CLK波形155示出两 个快过渡，150和151。第一过渡150是加载过渡，而第二过渡151是 捕获过渡。加载过渡150捕获从第一寄存器级，如图1A中寄存器120A1 和120B1传播值通过逻辑电路140到第二寄存器级，如寄存器120A2 和120B2。然后捕获过渡151快速捕获从第二寄存器传播到第三寄存 器级，如图1A中寄存器120A3和120B3的值。波形158表明扫描使 能信号EN从逻辑高电平过渡到逻辑低电平，并在两个快CLK过渡150 和151过程中保持在逻辑低电平。数据波形166示出两个基于上述两 个CLK过渡150和151的数据过渡窗口，即，慢捕获过渡窗口160和 快速捕获过渡窗口162。

图1C示出根据本发明一个实施例的LOS扫描运行的示例性时序 图。在LOS实施中，在以功能频率应用两个时钟脉冲之前，扫描链首 先是以慢时钟速率加载的。置扫描线于“扫描模式”的扫描使能信号 也应在两个快速过渡之间激活。CLK波形177示出两个时钟过渡170 和171。第一过渡，加载过渡170捕获来自扫描链中较早级寄存器的值， 而第二过渡，捕获过渡171快速捕获从较早寄存器级传播的值。数据 波形188示出数据窗口180和182，分别表示来自较早级寄存器的数据 和快速捕获的数据。在LOS扫描运行中，扫描使能信号EN，示为波 形178，在加载过渡170后但在捕获过渡171之前，从逻辑高电平过渡 到逻辑低电平。换句话说，扫描使能信号EN在两个数据窗口180和 182之间过渡。

应该理解，扫描使能信号EN在LOS扫描运行中作为时钟信号被 路由，如被路由通过IC上时钟网络。然而，路由扫描使能信号，EN 通过IN上时钟网络可能是困难的。这里的实施例描述对于LOS实施 更有效地路由使能信号的技术，使得LOS扫描运行能够按需要在单个 扫描链上实施。

图2示出根据本发明一个实施例测试IC的示例性方法200。流程 200从在操作210接收两个时钟信号开始。在步骤220，基于第一使能 信号，一个时钟信号被选择为时钟输入信号。第一使能信号是在操作 230中以时钟输入信号设定时钟的，从而生成第二使能信号。根据一个 实施例，当第一使能信号在逻辑低电平，且当时钟输入信号从逻辑低 电平过渡到逻辑高电平时，第二使能信号从逻辑高电平过渡到逻辑低 电平。在步骤240，对于IC中的扫描链，第一使能信号或第二使能信 号被选择为扫描使能信号。根据一个实施例，扫描使能信号是基于配 置随机存取存储器(CRAM)位选择的。根据另一个实施例，扫描使 能信号是根据存储在配置移位寄存器(CSR)中存储的位选择的，配 置移位寄存器用于配置IC。作为示例性实施例，扫描链类似于图1A 中扫描链100，且测试矢量是通过扫描链移位的。

图3示出根据本发明一个实施例联接到扫描链100A的示例性可测 试性设计(DFT)块300。应该理解，扫描链100A操作基本类似于图 1A中扫描链100。DFT块300包括存储元件310、逻辑门320、和选择 器电路330。两个时钟信号，即，扫描时钟和捕获时钟联接到选择器电 路110的输入端子102和104。如上所述，选择器电路110基于在选择 器端子106接收的扫描使能信号EN，选择两个时钟信号中的一个座位 时钟信号输出108。

还参考图3，扫描使能信号，EN，联接到存储元件310、逻辑门 320、和选择器电路330。来自选择器电路110的输出108的时钟信号 联接到存储元件310的时钟端子。在输入端子312的使能信号EN是通 过时钟端子314的时钟信号上升边缘设定时钟的。为了便利，上升时 钟边缘用作活跃时钟边缘。然而，应该理解，在许多情形中，下降时 钟边缘也可用作活跃时钟边缘。设定时钟号316联接到逻辑门320。在 该实施例中，使用OR门320。然而，应该理解也可使用其他功能等效 的逻辑门。类似地，使用OR门仅是示例性的，而不是为了限制本发 明的保护范围。

逻辑门320的输出334联接到选择器电路330。选择器电路330选 择来自逻辑门320的输出334或联接到输入端子332的使能信号EN。 选择器电路330所选的信号SCANEN是在输出端子336输出的。输出 336，SCANEN是基于在选择器电路330的选择端子340接收的输入信 号选择的。在该实施例中，选择端子340联接到控制DFT块300配置 的CRAM位。输出336处的SCANEN联接到扫描链100A中选择器电 路。根据CRAM位的配置，扫描链100A可被配置运行LOC或LOS 扫描测试。在一个实施例中，LOS扫描是在当CRAM位设定为逻辑高 电平时执行的。在另一个实施例中，LOC扫描是在当CRAM位被设定 为逻辑低电平时执行的。该情形下，即使示出了CRAM位，应该理解， 扫描链100A可以以其他相关配置位配置。在一个示例性实施例中，当 执行LOS扫描测试时，扫描使能信号EN是在DFT块300中设定时钟 的，而非以全局时钟信号设定时钟。作为对DFT块300内的扫描使能 信号设定时钟的结果，与路由作为全局时钟信号的扫描信号关联的总 成本可减小。

图4示出根据本发明，可执行不同实施例的PLD 400的示例性方 框图。可编程器件400包括逻辑区415和I/O元件410。I/O元件410 可支持不同存储器接口。其他辅助电路，如用于时钟产生和时序的相 锁环(PLL)425可位于核心逻辑区415外部，如在可编程器件400的 拐角处和I/O元件410附近。逻辑区415可布置逻辑单元，其最基本可 包括“逻辑元件”(LE)，或在更复杂水平上可包括可编程知识产权 (IP)块。应该理解，不同的通用功能的专有配置常被称为“IP芯”。 LE可包括基于查询表的逻辑区，且这些逻辑元件可分组到“逻辑阵列 块”(LAB)。逻辑元件和逻辑元件组或LAB可被配置执行用户所需 逻辑功能。逻辑区415也可包括可配置运行LOC或LOS扫描测试的 DFT块和扫描链，其类似于图3的DFT块300和扫描链100A。

图5根据本发明一个实施例更详细示出图4中PLD 400上的逻辑 区415，其具有互连线522和DFT块515A-515D。逻辑块510A-510D 可以是LE、LAB、IP块或任何逻辑元件，其经分组和配置执行特定功 能。每个逻辑块510A-510D彼此通过互连线522连接。DFT 515A-515D 分别设置在逻辑块510A-510D内。根据一个实施例，每个DFT块 515A-515D都类似于具有图3中选择器电路110的DFT块300。在图 5的实施例中，每个DFT块515A-515D用于测试逻辑区415内的测试 互连线522。由每个逻辑块510A-510D从互连线522接收的信号分别 由DFT块515A-515D设定时钟。在图5所示的实施例中，每个逻辑块 510A-510D包括多个逻辑元件512A-512D，其可被联接以执行不同逻 辑功能。应该理解，可出现在每个逻辑块510A-510D中并在逻辑区415 内的其他元件没有示出，以便避免不必要地模糊本发明。还应该理解， 更多或更少的逻辑块510A-510D可出现在逻辑区415中。

至此，该实施例是参考集成电路描述的。这里所述的方法和设备可 包括到任何合适电路中。例如，所述方法和设备可包括到无数类型的 器件中，如微处理器或可编程逻辑器件。示例性可编程逻辑器件包括 可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑 阵列(FPLA)、电可编程逻辑器件(EPLD)，电可擦除可编程逻辑 器件(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)、 专用标准产品(ASSP)、专用集成电路(ASIC)、等等。

这里所述的可编程逻辑器件可以是数据处理系统的一部分，其包括 一个或更多下列元件：处理器、存储器、I/O电路、外围设备。数据处 理系统可在更广泛的应用中使用，如计算机网络化、数据网络化、仪 器、视频处理、数字信号处理、或其中希望使用可编程或可再编程逻 辑优点的任何合适的其他应用。可编程逻辑器件可用于执行多种不同 逻辑功能。例如，可编程逻辑器件可配置为处理器或控制器，其与系 统处理器配合工作。可编程逻辑器件也可用作判决对数据处理系统中 共享资源访问的判决器(arbiter)。在又一个例子中，可编程逻辑器件 可配置为处理器和系统中另一个组件之间的接口。在一个实施例中， 可编程逻辑器件可以是本申请受让人所拥有的器件族中的一种。

虽然方法操作是以特定顺序说明的，但应该理解其他操作可在所述 操作之间执行，所述操作可调节，以便其在稍微不同的时间产生，或 所述操作可分布在系统中，这允许处理操作以与处理关联的不同的间 隔的产生，只要整体(overlay)操作的处理是以所需方式执行的。

虽然为了理解的清晰性，在一定程度上详细描述了本发明，但显然 可在权利要求的保护的范围内做出一定程度的改变和修改。因此，本 发命的实施例被当作示例性的而非限制性的，且本发明不限于这里给 出的细节，而是可在权利要求及其等同物的范围内做出修改。