一种高速高精度大范围低功耗动态比较器失调校正方法

摘要

本发明属集成电路技术领域，具体为一种高速高精度的动态比较器失调电压校正方法。比较器是模数转换器的核心部件，本发明提出一种全新的实时校正方法，利用MOS管工作在反型层时的可变电容的电容值随调节电压线性连续可变的特点，对比较器输出端的负载电容进行精确的微调，最终达到当比较器的差分输入为零时，因为比较器的器件失配产生的失调电压和比较器输出负载电容微调产生的影响相互抵消，从而达到校正比较器失调电压的目的。本发明能够有效的将比较器的1sigma失调电压缩小三百倍，从典型值29.4mV缩小到66μＶ。

说明书

技术领域

本发明属集成电路技术领域，具体涉及一种因为器件尺寸失配或者PVT波动等引起的比较器失调校正方法。

背景技术

高速的动态比较器因其低功耗的优点，而越来越多的被采用，比如逐次逼近型模数转换器（SAR ADC）和快闪型模数转换器（Flash ADC）。虽然随着工艺的进步，动态比较器的功耗进一步减小，速度进一步提升，但是随着尺寸的缩小导致的器件失配却越来越严重，极大的限制了动态比较器的分辨率。为了减小这种失调电压，传统的作法是在动态比较器的前端加上预放大（Op-Amp）。但是预放大电路消耗了大量的功耗并且限制了动态比较器所能达到的速度。因此，通过用校正电路来代替预放大的作法也变得越来越流行。但是已有的校正算法都存在着各种缺陷。

目前比较流行的两种校正方法之一，是通过辅助数模转换器（AUX-DAC）调节动态比较器的输出负载，但是该方法受限于所能获得最小电容值，并且是非连续的，因此所能获得的精度并不高；当要校正的比较器存在较大失调时，就需要大的AUX-DAC（要实现N比特的线性度，就需要2^N个电容或者电阻），会严重限制比较器的工作速度。另一方法是在输入端加上额外的输入管做电流源，虽然该校正方法能够实现连续调整，但是用作电流源的输入管的电流和输入电压是平方关系，存在严重的非线性，因此也大大的限制了所能够实现的精度。

发明内容

本发明的目的在于提出一种能够高速高精度低功耗大范围校正动态比较器失调电压的方法。

本发明提出的校正动态比较器失调电压的方法，采用如下校正电路，该校正电路由计数器和开关选择单元30、比较器阵列22、23、24、25、开关阵列21、第一可变I-MOS电容11和第一可变I-MOS电容12、数字控制单元14、第一电荷泵15和第二电荷泵16、第一电压缓冲器17和第二电压缓冲器18组成；其中：数字控制单元14根据待校正比较器13的输出结果产生控制信号，该控制信号控制第一电荷泵15和第二电荷泵16分别对电容C1 和C2 8充放电产生反馈电压，该反馈电压分别经过第一电压缓冲器17和第二电压缓冲器18后产生调制电压，分别调节第一可变I-MOS电容11和第二可变I-MOS电容12的电容值，从而在待校正的比较器13两端产生不同负载电容，最终抵消掉比较器13的失调电压。其中：

（1）、计数器和开关选择单元30，可以控制校正模块，即依次从待校正的比较器当中选取一个比较器，进行校正，并将完成校正的比较器切换回到比较器阵列里面，进行正常的模数转换操作。当所有比较器完成校正后，暂时性关掉校正模块以节省功耗，在间隔一定时间后，再次打开校正模块进行校正，补偿因为温度、电压、压力（PVT）变化带来的时变失调；

（2）、比较器阵列22、23、24、25，为模数转换器(图1)的核心构成部分，比正常情况下需要多一个冗余比较器，用来保证在模数转换器（ADC）正常工作时，能够有一个多余的比较器处于校正状态，里面包含已经完成校正和待校正的比较器；

（3）、开关阵列21，由多路选择器（MUX）和自举开关（Bootstrap）构成，能够保证当比较器处于正常工作时，比较器输入端是正常的差分输入信号（Vin和Vip）；处于校正时，比较器输入端看到的是相同的共模信号Vcm（差分为零）；

（4）、第一可变I-MOS电容11和第二可变I-MOS电容12，由金属栅场效应晶体管（MOS）构成的可变电容，其电容值随着两端电压的变换而变换，参考图3；

（5）、数字控制单元14，根据待校正比较器输出结果，控制第一电荷泵15和第一电荷泵16分别对第一可变I-MOS电容11和第二可变I-MOS电容12进行充放电，改变可变电容值的大小，用来补偿比较器的失调；

（6）、第一电荷泵15和第二电荷泵16，根据数字控制单元14控制信号对第一、第二可变I-MOS 11、12进行充放电；

（7）、第一电压缓冲器（buffer）17和第二电压缓冲器18，轨道轨(rail-to-rail)的源极跟随器，用来保证2个电荷泵charge pump 15、16产生的失调补偿电压在比较器正常工作期间保持不变。  

即使输入信号相同，例如都接Vcm 29，但因为比较器器件尺寸的失调、输入管的阈值电压失调、工艺波动造成的输出负载不匹配等，都会导致比较器的两个输出支路中的一条比另一条支路放电速度要快，更早的达到逻辑低电平（GND），于此同时，因为动态比较器的输出支路是两个背靠背的反相器形成的正反馈，因此另一条支路被强制输出逻辑高电平（VDD）。

假设比较器的输出VOP为高，则数字控制单元14控制电荷泵16对电容C2 8进行充电，提高对应的电压VFP’。VFP’通过增益为1的电压缓冲器buffer 18驱动比较器13的可变电容12。由图3当中的可变电容随控制电压的特性曲线可知，当控制电压升高时，可变电容的电容值变小。

定性的讲，通过上文的叙述，当比较器有失调电压存在时，会导致比较器输出错误的结果，即一条支路放电慢（为了便于叙述，假设VOP支路放电慢），该方法通过减小比较器13输出端VOP的负载，来加快该支路的放电速度，用来补偿因为器件尺寸失配导致的比较器失调。

定量的角度讲，由比较器输出端容性负载不匹配人为的造成的比较器阈值电压失调满足如下公式：

表示比较器的失调电压，表示I-MOS电容11、12之间的差值，该公式表明，可以通过调整比较器输出端的负载电容的大小，补偿掉比较器因为尺寸失调（gm等）造成的失调电压。

从图3可知，I-MOS可变电容，在反型层时有很好的线性度。在AC区间当中，I-MOS的电容随着控制电压增大进行单调连续并且几乎是线性的减小。因此，只要被校正比较器存在失调电压，即VOP或者VON先到达GND，数字控制逻辑和电荷泵模块就会控制buffer产生对应的电压微调，如图4所示，幅度为△V（）。该电压将通过如图3所示的特性曲线线性的将失调电压转换成比较器的输出端的负载电容，补偿掉器件尺寸失配或者PVT变化导致的失调电压。

图5是校正前和校正后比较器的失调电压对比曲线图。为了追求能够获得较快的比较速度，该比较器采用了工艺允许的最小晶体管尺寸，通过200多次的Mentor-Carol仿真可以看出，校正前的动态比较器1 sigma的失调电压为29.2mV。 而采用本发明的校正方法后，同一个比较器的失调电压下降到66μＶ，有效缩小了400倍，已经能够直接用于14位的模数转换器中。

本发明采用了基于SMIC 65nm CMOS 1P8M 工艺的12 bit 50M SAR ADC来验证该校正方法的高精度和可靠性。校正模块的工作速度为1GHz, 仅仅需要6个sample time（120ns）就能完成比较器的失调校正。从图6的仿真结果可知，在输入信号频率为9.6MHz时，校正前受限于比较器的大失调电压，SNDR和SFDR仅仅能达到52.9dB和72.5dB，而校正完成后却能达到72.9dB和92.8dB.该校正算法能够将数模转换器的SFDR和SNDR在整个奈奎斯特频带内提高20dB以上，完全消除了因为比较器的大失调电压带来的性能影响。而功耗代价仅仅是额外的0.1mW，当校正完成后，完全可以将校正电路关掉以实现低功耗的目的。

因此，本发明提出的校正算法具有高速、高精度、大范围、低功耗的优点，能够出色的完成14Bit及以内的数模转换器的失调电压的校正工作。

附图说明

图1 整体结构示意图（包含正常工作的比较器阵列和一个冗余比较器）。

图2 带校正的比较器及本发明的硬件实现方案。

图3 可变电容I-MOS的电容随控制电压的变换特性曲线图。

图4 校正方法的时序示意图。

图5 比较器校正前后的失调电压仿真结果。

图6 采用该校正方法的SAR ADC性能提示仿真图。

图中标号：1和2表示反相器对，对比较器的输出结果取反；3和5表示数字控制单元的三输入与门，用来产生电荷泵的放电信号，2和6表示数字控制单元的三输入与非门，用来产生电荷泵的放电信号；7表示两输入与非门，用来产生校准信号cali，表示比较器存在失调，需要进行校正；8和9表示电荷泵在电容上产生的电压，该电压经过buffer后驱动可变电容；11和12表示可变电容I-MOS；13表示待校正比较器；14表示数字控制单元；15和16表示校正用的电荷泵；17和18表示增益为1的源级跟随器；21表示开关阵列；22、23、24和25表示比较器阵列；26表示比较器的输出编码模块；27和28表示比较器的差分输入信号；29表示校正用的共模电平VCM；30表示用于控制开关阵列的计数器和开关选择单元。

具体实施方式

下面将结合图示进一步具体的说明校正的实现方法：

1、计数器和开关选择阵列30从比较器阵列22、23、24、25里面按顺序挑选出一个待校正的比较器（13），并将剩余的比较器按照正常工作方式接入模数转换器当中。

2、待校正的比较器的输入端接到共模电平VCM 29上面，与输入信号隔离。随后CKC高电平到来，控制比较器进行比较。虽然此时比较器的输入信号相同，但是因为失调电压的存在，比较器的输出端VOP或者VON将到达逻辑低电平（GND），同时因为latch结构的正反馈，强迫另一输出端到达逻辑高电平（VDD）。

3、此时数字控制单元14，根据比较器的输出结果控制charge pump对电容C1 9和C2  8进行充放电。假设VOP到达VDD，则表示比较器13的Vip支路放电太快，因此数字控制单元将控制电荷泵16对电容C2 8进行放电，如图4所示，，使得反馈电压VFP降低△Ｖ，同时由图3可知，减小的控制电压将导致可变电容12的电容值变大，即增加Vip支路的输出负载，从而减慢该支路的放电速度。同时，第一电荷泵15则对电容C1 9进行充电，以减小反馈电压VFN，加快该支路的放电速度。

4、当下一个比较时钟CKC的高电平到来时，则重复上面的步骤2-3。直到比较器的输出端VOP和VON交替出现高低电平，则表示该比较器的校正完成。此时反馈电压VFN和VFP的差值VF则正比于比较器的失调电压，并保持上下浮动状态。

5、计数器和开关选择单元30控制开关阵列21将刚才校正完成的比较器切入到比较器阵列当中去，并从里面按顺序依次换取下一个比较器出来进行校正。

6、重复步骤5，直到完成所有的比较器校正。

通过此种时序，既能将原本是前端校正的算法变成是能够跟随PVT变换的后端校正，同时通过分时复用的方法，共享电荷泵和数字控制单元等模块以减小硬件开销，以较小的硬件开销和功耗实现比较器失调校正，具有高速高精度大范围的特点。