法律状态公告日
法律状态信息
法律状态
2015-08-19
授权
授权
2013-06-19
实质审查的生效 IPC(主分类):H01L27/06 申请日:20120716
实质审查的生效
2012-10-10
公开
公开
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种基于应变Si回型沟道 工艺的应变BiCMOS集成器件及制备方法。
背景技术
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而 诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、 信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改 造自然的工具，而且还开拓了一个广阔的发展空间。
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术 的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术， 其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对于 整机系统中集成电路的数量更是其系统先进性的直接表征。而现在，电路规模 已由最初的小规模发展到现在的甚大规模。由于对集成度，功耗，面积，速度 等各因素的综合考虑，CMOS得到了广泛的应用。
CMOS电路的总体性能取决于NMOS器件和PMOS器件的性能，要提高 PMOS器件和NMOS器件两者的性能，空穴和电子的迁移率都应当尽可能地高。
发明内容
本发明的目的在于利用在一个衬底片上制备应变Si垂直沟道PMOS器件、 应变Si平面沟道NMOS器件和SiGe HBT器件，构成基于应变Si回型沟道工 艺的应变BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。
本发明的目的在于提供一种基于应变Si回型沟道工艺的应变BiCMOS集 成器件，所述双应变平面BiCMOS集成器件采用SiGe HBT器件，应变Si平面 沟道NMOS器件和应变Si垂直沟道PMOS器件。
进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
进一步、PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且 为回型结构。
本发明的另一目的在于提供一种基于应变Si回型沟道工艺的应变BiCMOS 集成器件的制备方法，包括如下步骤：
第一步、选取掺杂浓度为5×1014～5×1015cm-3的P型Si片作为衬底；
第二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si 层表面淀积一厚度为300～500nm的SiO2层，光刻埋层区域，对埋层区域进行 N型杂质的注入，形成N型重掺杂埋层区域；
第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生 长一层厚度为1.5～2μm的N型Si外延层，作为集电区，该层掺杂浓度为1× 1016～1×1017cm-3；
第四步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生 长一层厚度为20~60nm的SiGe层，作为基区，该层Ge组分为15~25%，掺杂 浓度为5×1018~5×1019cm-3；
第五步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生 长一层厚度为100～200nm的N型Si层，作为发射区，该层掺杂浓度为1×1017～ 5×1017cm-3；
第六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面 淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光 刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用 化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD） 的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和 一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域 干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在 600～800℃，在浅槽内填充SiO2；
第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD） 的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和 一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干 法刻蚀出深度为105~205nm的浅槽，利用化学汽相淀积（CVD）方法，在600～ 800℃，在浅槽内填充SiO2；
第九步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD） 的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO2层； 光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1 ×1019～1×1020cm-3，形成集电极接触区域；
第十步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂 浓度为1×1019～1×1020cm-3，形成基极接触区域；光刻发射极区域，对该区域 进行N型杂质注入，使发射极接触区掺杂浓度为1×1019～1×1020cm-3，形成发 射极接触区域；并对衬底在950～1100℃温度下，退火15～120s，进行杂质激 活，形成SiGe HBT器件；
第十一步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源 区，刻蚀出深度为2～3μm的深槽；利用化学汽相淀积（CVD）方法，在600～ 750℃，在PMOS器件有源区（即深槽）选择性外延生长七层材料：第一层是 厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚 度为1.4～1.7μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～ 25%，掺杂浓度为1～5×1018cm-3；第三层是Ge组分为15～25%，厚度为200～ 400nm的P型SiGe层，掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的漏 区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作 为P型轻掺杂源漏结构（P-LDD）；第五层是厚度为22～45nm的N型应变Si 层，掺杂浓度为5×1016～5×1017cm-3，作为PMOS器件的沟道；第六层是厚度 为3～5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为P型轻掺杂源漏 结构（P-LDD）；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe， 掺杂浓度为5×1019～1×1020cm-3，作为PMOS器件的有源区；
第十二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面淀积一层SiO2；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深 度为1.9～2.8μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃， 在NMOS器件有源区选择性外延生长四层材料：第一层是厚度为200～400nm 的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的P 型SiGe渐变层，底部Ge组分是0，顶部Ge组分是15～25%，掺杂浓度为1～ 5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe 层，掺杂浓度为5×1016～5×1017cm-3；第四层是厚度为10～15nm的P型应变Si 层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十三步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃， 淀积一SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻 蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～ 800℃，在浅槽内填充SiO2，形成浅槽隔离；
第十四步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻 蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃， 在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟 槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
第十五步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃， 淀积一SiO2层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻 蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法， 在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作 为PMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃， 在栅沟槽中淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～ 30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极， 最终形成PMOS器件结构；
第十六步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃， 淀积一SiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD） 方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常 数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积（CVD）方法， 在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe， 掺杂浓度为1～5×1020cm-3，Ge组分为10～30%，光刻栅介质和栅Poly-SiGe， 形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形 成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1～5×1018cm-3；
第十七步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底 淀积一厚度为3～5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2，形 成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型 离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS 器件源区和漏区的掺杂浓度达到1～5×1020cm-3；
第十八步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃， 淀积一SiO2层；光刻引线窗口，在整个衬底上溅射一层金属镍（Ni），合金， 自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，构 成MOS导电沟道为22～45nm的基于应变Si回型沟道工艺的应变BiCMOS集 成器件。
进一步、PMOS器件沟道长度根据第十一步淀积的N型应变Si层厚度确定， 取22～45nm，NMOS器件的沟道长度由工艺决定，取22～45nm。
进一步、该制备方法中应变Si CMOS器件制造过程中所涉及的化学汽相淀 积（CVD）工艺温度决定，最高温度小于等于800℃。
进一步、基区厚度根据第四步SiGe的外延层厚度来决定，取20～60nm。
本发明的另一目的在于提供一种基于应变Si回型沟道工艺的应变BiCMOS 集成电路的制备方法，包括如下步骤：
步骤1，外延生长的实现方法为：
（1a）选取掺杂浓度为5×1014cm-3的P型Si片，作为衬底；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀 积一厚度为300nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注 入，形成N型重掺杂埋层区域；
（1c）刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）的方法，在 600℃，在上层Si材料上生长一层厚度为1.5μm的N型外延Si层，作为集电区， 该层掺杂浓度为1×1016cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层 厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5× 1018cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层 厚度为100nm的N型Si层，作为发射区，该层掺杂浓度为1×1017cm-3；
步骤2，器件深槽隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μm 的深槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2， 形成器件深槽隔离；
步骤3，集电极浅槽隔离制备的实现方法为：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm 的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2， 形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm 的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2， 形成基极浅槽隔离；
步骤5，形成SiGe HBT的实现方法为：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为300nm的SiO2层；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺 杂浓度为1×1019cm-3，形成集电极；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓 度为1×1019cm-3，形成基极；
（5e）光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺 杂浓度为1×1020cm-3，形成发射极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT；
步骤6，PMOS器件有源区外延材料制备的实现方法为：
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区， 刻蚀出深度为2μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中选择性生 长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择 性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0，上层为25%的梯 度分布，掺杂浓度为1×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生 长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3， 作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择 性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻 掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上 选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂 浓度为5×1016cm-3；
（6g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选 择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型 轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择 性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS 器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区；
步骤7，NMOS器件有源区材料制备的实现方法为：
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区， 刻蚀出深度为1.9μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源 区选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择 性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶 部为25%，掺杂浓度为1×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性 生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一 层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3， 形成NMOS器件有源区；
步骤8，PMOS器件隔离和漏沟槽制备的实现方法为：
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源 漏隔离区刻蚀出深度为0.3μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2， 形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出 深度为0.4μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂 浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS 器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤9，PMOS器件形成的实现方法为：
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出 深度为0.4μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面 淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂 浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填 满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极， 最终形成PMOS器件；
步骤10，NMOS器件形成的实现方法为：
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方 法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作 为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一 层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形 成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源 区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层， 在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自 对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的 掺杂浓度达到1×1020cm-3，最终形成NMOS器件；
步骤11，构成BiCMOS集成电路的实现方法为：
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属镍（Ni），合金；
（11d）光刻引线，形成PMOS器件漏极、源极、栅极，NMOS器件漏极、 源极、栅极，双极晶体管发射极、基极、集电极金属引线，构成MOS导电沟 道为22nm的基于应变Si回型沟道工艺的应变BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制造的基于应变Si回型沟道工艺的应变BiCMOS器件结构中， CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率 远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电 路性能较用体Si制造的电路性能优异；
2．本发明制造的基于应变Si回型沟道工艺的应变BiCMOS器件结构中的 CMOS结构，充分利用了应变Si材料应力的各相异性，在水平方向引入张应 变，提高了NMOS器件电子迁移率；在垂直方向引入压应变，提高了PMOS 器件空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫 Si CMOS器件；
3．本发明的基于应变Si回型沟道工艺的应变BiCMOS器件制备过程中， 应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而 CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻， 减少了工艺复杂度，降低了成本；
4．本发明制备的基于应变Si回型沟道工艺的应变BiCMOS器件结构中 PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该 器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增 加了集成电路的集成度，降低了集成电路单位面积的制造成本；
5．发明制备的基于应变Si回型沟道工艺的应变BiCMOS器件中的CMOS 结构，MOS器件采用了高K值的HfO2作为栅介质，提高了MOS器件的栅控 能力，增强了CMOS器件的电学性能；
6．发明制备的基于应变Si回型沟道工艺的应变BiCMOS器件中的CMOS 结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通 过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺 步骤，降低了工艺难度；
7．本发明制备应变Si垂直沟道CMOS器件是在HBT器件制造完成之后， 而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工 艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。
附图说明
图1是本发明提供的基于应变Si回型沟道工艺的应变BiCMOS集成器件 及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实 施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅 仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种基于应变Si回型沟道工艺的应变BiCMOS集成 器件，所述双应变平面BiCMOS集成器件采用SiGe HBT器件，应变Si平面沟 道NMOS器件和应变Si垂直沟道PMOS器件。作为本发明实施例的一优化方 案，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
作为本发明实施例的一优化方案，PMOS器件应变Si沟道为垂直沟道，沿 沟道方向为压应变，并且为回型结构。
以下参照附图1，对本发明制备基于应变Si回型沟道工艺的应变BiCMOS 集成器件及电路的工艺流程作进一步详细描述。
实施例1：制备沟道长度为22nm的基于应变Si回型沟道工艺的应变 BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取掺杂浓度为5×1014cm-3的P型Si片，作为衬底；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在外延Si层表面淀 积一厚度为300nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注 入，形成N型重掺杂埋层区域；
（1c）刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）的方法，在 600℃，在上层Si材料上生长一层厚度为1.5μm的N型外延Si层，作为集电区， 该层掺杂浓度为1×1016cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层 厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5× 1018cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层 厚度为100nm的N型Si层，作为发射区，该层掺杂浓度为1×1017cm-3。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（2c）光刻器件间深槽隔离区域，在浅槽隔离区域干法刻蚀出深度为5μm 的深槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2， 形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm 的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2， 形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm 的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2， 形成基极浅槽隔离。
步骤5，SiGe HBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层厚度为300nm的SiO2层；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺 杂浓度为1×1019cm-3，形成集电极；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓 度为1×1019cm-3，形成基极；
（5e）光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺 杂浓度为1×1020cm-3，形成发射极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGe HBT。
步骤6，PMOS器件有源区外延材料制备。
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区， 刻蚀出深度为2μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中选择性生 长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择 性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0%，上层为25%的 梯度分布，掺杂浓度为1×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生 长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×1019cm-3， 作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择 性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型轻 掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上 选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂 浓度为5×1016cm-3；
（6g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选 择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为P型 轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择 性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS 器件源区，掺杂浓度为5×1019cm-3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。
（7a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一 层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区， 刻蚀出深度为1.9μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源 区选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择 性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0％，顶 部为25%，掺杂浓度为1×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性 生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×1016cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一 层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1016cm-3， 形成NMOS器件有源区。
步骤8，PMOS器件隔离和漏沟槽制备。
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源 漏隔离区刻蚀出深度为0.3μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2， 形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出 深度为0.4μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂 浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS 器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤9，PMOS器件形成。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出 深度为0.4μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面 淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂 浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填 满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极， 最终形成PMOS器件。
步骤10，NMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方 法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO2层，作 为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一 层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形 成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源 区表面淀积一层3nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层， 在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自 对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的 掺杂浓度达到1×1020cm-3，最终形成NMOS器件。
步骤11，构成BiCMOS集成电路。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属镍（Ni），合金；
（11d）光刻引线，形成PMOS器件漏极、源极，栅极，NMOS器件漏极、 源极、栅极，双极晶体管发射极、基极、集电极金属引线，构成MOS导电沟 道为22nm的基于应变Si回型沟道工艺的应变BiCMOS集成器件及电路。
实施例2：制备沟道长度为30nm的基于应变Si回型沟道工艺的应变 BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取掺杂浓度为1×1015cm-3的P型Si片，作为衬底；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在外延Si层表面淀 积一厚度为400nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注 入，形成N型重掺杂埋层区域；
（1c）刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）的方法，在 700℃，在上层Si材料上生长一层厚度为1.8μm的N型外延Si层，作为集电区， 该层掺杂浓度为5×1016cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层 厚度为40nm的SiGe层，作为基区，该层Ge组分为20%，掺杂浓度为1× 1019cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层 厚度为150nm的N型Si层，作为发射区，该层掺杂浓度为3×1017cm-3。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为240nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为150nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm 的深槽；
（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2， 形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为240nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为150nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm 的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2， 形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为240nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为150nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm 的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2， 形成基极浅槽隔离。
步骤5，形成SiGe HBT。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层厚度为400nm的SiO2层；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺 杂浓度为5×1019cm-3，形成集电极；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓 度为5×1019cm-3，形成基极；
（5e）光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺 杂浓度为5×1019cm-3，形成发射极接触区域；
（5f）对衬底在1000℃温度下，退火60s，进行杂质激活，形成SiGe HBT。
步骤6，PMOS器件有源区外延材料制备。
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区， 刻蚀出深度为2.4μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽中选择性生 长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择 性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0％，上层为20%的 梯度分布，掺杂浓度为3×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生 长一层Ge组分为20％，厚度为300nm的P型SiGe层，掺杂浓度为8×1019cm-3， 作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在700℃，在P型SiGe层上选择 性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为P型轻 掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在700℃，在P型应变Si层上 选择性生长一层厚度为30nm的N型应变Si层，作为PMOS器件沟道区，掺杂 浓度为1×1017cm-3；
（6g）用化学汽相淀积（CVD）的方法，在700℃，在N型应变Si层上选 择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为P型 轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在700℃，在应变Si层上选择 性生长一层厚度为300nm的Ge组分固定为20%的P型应变SiGe层，作为PMOS 器件源区，掺杂浓度为8×1019cm-3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。
（7a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一 层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区， 刻蚀出深度为2.4μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源 区选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择 性生长一层厚度为1.8μm的P型SiGe层，Ge组分梯度分布，底部为0％，顶 部为20％，掺杂浓度为3×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性 生长一层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为1×1017cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上生长一 层厚度为12nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为1×1017cm-3， 形成NMOS器件有源区。
步骤8，PMOS器件隔离和漏沟槽制备。
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一 SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源 漏隔离区刻蚀出深度为0.4μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2， 形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出 深度为0.5μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂 浓度为3×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS 器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤9，PMOS器件形成。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一 SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出 深度为0.5μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面 淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为8nm；
（9d）利用化学汽相淀积（CVD）方法，在700℃，在栅沟槽中淀积掺杂 浓度为3×1020cm-3的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填 满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极， 最终形成PMOS器件。
步骤10，NMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一 SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方 法，在350℃，在NMOS器件有源区表面淀积一层厚度为8nm的HfO2层，作 为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一 层Ploy-SiGe层，Ge组分为20%，厚度为240nm，掺杂浓度为3×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形 成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为3×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源 区表面淀积一层4nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层， 在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自 对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的 掺杂浓度达到3×1020cm-3，最终形成NMOS器件。
步骤11，构成BiCMOS集成电路。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一 SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属镍（Ni），合金；
（11d）光刻引线，形成PMOS器件漏极、源极、栅极，NMOS器件漏极、 源极、栅极，双极晶体管发射极、基极、集电极金属引线，构成MOS导电沟 道为30nm的基于应变Si回型沟道工艺的应变BiCMOS集成器件及电路。
实施例3：制备沟道长度为45nm的基于应变Si回型沟道工艺的应变 BiCMOS集成器件及电路，具体步骤如下：
步骤1，外延生长。
（1a）选取掺杂浓度为5×1015cm-3的P型Si片，作为衬底；
（1b）利用化学汽相淀积（CVD）的方法，在800℃，在外延Si层表面淀 积一厚度为500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注 入，形成N型重掺杂埋层区域；
（1c）刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）的方法，在 750℃，在上层Si材料上生长一层厚度为2.5μm的N型外延Si层，作为集电区， 该层掺杂浓度为1×1017cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层 厚度为60nm的SiGe层，作为基区，该层Ge组分为25％，掺杂浓度为5× 1019cm-3；
（1e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层 厚度为200nm的N型Si层，作为发射区，该层掺杂浓度为5×1017cm-3。
步骤2，器件深槽隔离制备。
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为300nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为200nm的SiN层；
（2c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm 的深槽；
（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2， 形成器件深槽隔离。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为300nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为200nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm 的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2， 形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为300nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为200nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm 的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2， 形成基极浅槽隔离。
步骤5，形成SiGe HBT。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层厚度为500nm的SiO2层；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺 杂浓度为1×1020cm-3，形成集电极；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓 度为1×1020cm-3，形成基极；
（5e）光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺 杂浓度为1×1019cm-3，形成发射极接触区域；
（5f）对衬底在1100℃温度下，退火15s，进行杂质激活，SiGe HBT形成。
步骤6，PMOS器件有源区外延材料制备。
（6a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区， 刻蚀出深度为2.9μm的深槽；
（6b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽中选择性生 长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×1015cm-3；
（6c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择 性生长一层厚度为1.7μm的P型SiGe层，Ge组分底部为0，上层为15%的梯 度分布，掺杂浓度为5×1018cm-3；
（6d）用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生 长一层Ge组分为15％，厚度为400nm的P型SiGe层，掺杂浓度为1×1020cm-3， 作为PMOS器件的漏区；
（6e）用化学汽相淀积（CVD）的方法，在750℃，在P型SiGe层上选择 性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为P型轻 掺杂源漏结构（P-LDD）；
（6f）利用化学汽相淀积（CVD）的方法，在750℃，在P型应变Si层上 选择性生长一层厚度为45nm的N型应变Si层，作为PMOS器件沟道区，掺杂 浓度为5×1017cm-3；
（6g）用化学汽相淀积（CVD）的方法，在750℃，在N型应变Si层上选 择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为P型 轻掺杂源漏结构（P-LDD）；
（6h）利用化学汽相淀积（CVD）的方法，在750℃，在应变Si层上选择 性生长一层厚度为400nm的Ge组分固定为15%的P型应变SiGe层，作为PMOS 器件源区，掺杂浓度为1×1020cm-3，形成PMOS器件有源区。
步骤7，NMOS器件有源区材料制备。
（7a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一 层SiO2；
（7b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区， 刻蚀出深度为2.8μm的深槽；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源 区选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择 性生长一层厚度为2μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部 为15％，掺杂浓度为5×1015cm-3；
（7e）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性 生长一层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为5×1017cm-3；
（7f）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上生长一 层厚度为15nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×1017cm-3， 形成NMOS器件有源区。
步骤8，PMOS器件隔离和漏沟槽制备。
（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一 SiO2层；
（8b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源 漏隔离区刻蚀出深度为0.5μm的浅槽；
（8c）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2， 形成源漏浅槽隔离；
（8d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出 深度为0.6μm漏沟槽；
（8e）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂 浓度为5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS 器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤9，PMOS器件形成。
（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一 SiO2层；
（9b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出 深度为0.7μm栅沟槽；
（9c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面 淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为10nm；
（9d）利用化学汽相淀积（CVD）方法，在800℃，在栅沟槽中淀积掺杂 浓度为5×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填 满；
（9e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极， 最终形成PMOS器件。
步骤10，NMOS器件形成。
（10a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一 SiO2层；
（10b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方 法，在400℃，在NMOS器件有源区表面淀积一层厚度为10nm的HfO2层，作 为NMOS器件的栅介质；
（10c）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一 层Ploy-SiGe层，Ge组分为10%，厚度为300nm，掺杂浓度为5×1020cm-3；
（10d）光刻栅介质和栅Poly-SiGe，形成栅极；
（10e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形 成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为5×1018cm-3；
（10f）利用化学汽相淀积（CVD）方法，在800℃，在NMOS器件有源 区表面淀积一层5nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层， 在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；
（10g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自 对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的 掺杂浓度达到5×1020cm-3，最终形成NMOS器件。
步骤11，构成BiCMOS集成电路。
（11a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一 SiO2层；
（11b）光刻引线孔；
（11c）在衬底表面溅射一层金属镍（Ni），合金；
（11d）光刻引线，形成PMOS器件漏极、源极，栅极，NMOS器件漏极、 源极、栅极，双极晶体管发射极、基极、集电极金属引线，构成MOS导电沟 道为45nm的基于应变Si回型沟道工艺的应变BiCMOS集成器件及电路。
本发明实施例提供的基于应变Si回型沟道工艺的应变BiCMOS集成器件 及制备方法具有如下优点：
1．本发明制造的基于应变Si回型沟道工艺的应变BiCMOS器件结构中， CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率 远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电 路性能较用体Si制造的电路性能优异；
2．本发明制造的基于应变Si回型沟道工艺的应变BiCMOS器件结构中的 CMOS结构，充分利用了应变Si材料应力的各相异性，在水平方向引入张应 变，提高了NMOS器件电子迁移率；在垂直方向引入压应变，提高了PMOS 器件空穴迁移率。因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫 SiCMOS器件；
3．本发明的基于应变Si回型沟道工艺的应变BiCMOS器件制备过程中， 应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而 CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻， 减少了工艺复杂度，降低了成本；
4．本发明制备的基于应变Si回型沟道工艺的应变BiCMOS器件结构中 PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该 器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增 加了集成电路的集成度，降低了集成电路单位面积的制造成本；
5．本发明制备的基于应变Si回型沟道工艺的应变BiCMOS器件中的CMOS 结构，MOS器件采用了高K值的HfO2作为栅介质，提高了MOS器件的栅控 能力，增强了CMOS器件的电学性能；
6．本发明制备的基于应变Si回型沟道工艺的应变BiCMOS器件中的CMOS 结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通 过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺 步骤，降低了工艺难度；
7．本发明制备应变Si垂直沟道CMOS器件是在HBT器件制造完成之后， 而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工 艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明 的保护范围之内。
机译： 用于使半导体器件结构的晶体管沟道应变的注入工艺以及具有应变晶体管沟道的半导体器件
机译： 在NMOS沟道上具有应变SiGe鳍和应变Si覆层的CMOS FinFET器件
机译： 在应变SiGe上具有应变硅沟道的沟道MOSFET
