具有错误锁定纠正机制的计数器控制型延迟锁相环电路

摘要

本发明涉及一种具有错误锁定纠正机制的计数器控制型延迟锁相环电路，其包括数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线。本发明通过锁定过程检测窗口来判断延时后的输出时钟信号的延时是否满足锁定条件，根据检测结果即时调整延时大小，从而避免了错误锁定的发生，准确完成延迟锁相功能。其优点是：本发明有效解决了传统的DLL结构容易误锁的问题，并且有较宽的频率范围和较多的相位输出，有助于提高芯片成品率。

说明书

技术领域

本发明涉及一种数字延迟锁相环电路，特别涉及一种具有错误锁定纠正机制的计数器控制型延迟锁相环电路。

背景技术

锁相环(PLL)和延迟锁相环(DLL)广泛应用于大规模集成电路中，用来解决时钟偏斜问题，对时钟信号进行延时调整。与PLL相比，DLL有更多的优点，它是一阶系统，稳定性好，具有更短的锁定时间，设计简单，没有抖动累积等，所以目前DLL已逐渐成为时钟信号进行延时调整的主流电路。

DLL可以分为模拟DLL，数字DLL和混合模式DLL。模拟DLL和混合模式DLL的抗时钟抖动性和抗时钟偏斜性比较好，但这也限制了频带范围。另外，模拟DLL需要更长的锁定时间以及更大的芯片面积，模拟电路的敏感性也使得它在不同工艺条件下的移植更困难，并且模拟电路的设计复杂度也较大。而数字DLL的优点是锁定时间较短，设计较简单，容易在不同工艺下移植，但是由于有量化误差，它的抗抖动性不如模拟DLL好。

数字DLL可以大致分为四类：1）寄存器控制DLL；它的锁定时间和延时单元的数量随着控制位数的数量增加而增加。2）计数器控制DLL；它用计数器代替了第一类中的寄存器，从而减少了控制器的硬件，但是它的锁定时间和所需延时单元个数与第一类相似。3）逐次逼近型DLL；逐次逼近型DLL可以通过二进制搜索算法缩短锁定时间，但它的频率范围比较窄。4）时间数位转换型DLL。时间数位转换型DLL的锁定时间是所有数字DLL中最短的，但是它需要较大的芯片面积以及功耗，尤其是在宽频带条件下。寄存器控制DLL的锁定时间和延时单元的数量随着控制位数的数量增加而增加，而计数器控制DLL则用计数器代替了寄存器，传统的计数器控制DLL和寄存器控制DLL的频率范围比较广，但其锁定时间比较长，并且PVT变化比较大时会出现误锁现象。

为了满足不同应用中的多样特性，DLL必须具有较大的频率范围，较多的时钟相位输出，并且要避免出现错误锁定现象。

传统的计数器控制DLL如图1所示，它包括数字延迟线、鉴相器和加/减计数器3个主要模块。数字延迟线由N（N为自然数）个相同的延时单元组成，每个延时单元由计数器的输出信号控制，鉴相器比较输入时钟信号CLK和延时后的输出时钟信号CK_N的相位，根据比较结果控制加/减计数器，从而调节数字延迟线的延时时间，最终使得延时时间为一个时钟周期。

图2所示为传统计数器控制DLL错误锁定波形产生机理。CLK为输入时钟信号，CK₁为经过一次延时的时钟信号，CK₂为经过两次延时的时钟信号，以此类推，CK_N为经过N次延时的时钟信号。当CK_N的延时还未到或已超过一个时钟周期时，再由加/减计数器输出的控制信号来增加或减少一次延时单元的延时，并完成锁定。由于锁定过程没有一个检测机制，只单独比较输入信号CLK与最终的延时输出信号CK_N的相位情况，这就不能够确定完成锁定时CK_N的延时是否在满足锁定条件的范围中，因此就有可能形成错误锁定。

发明内容

本发明是针对传统数字延迟锁相环电路适用频率较窄，容易出现误锁的问题，提出了一种具有错误锁定纠正机制的计数器控制型数字延迟锁相环电路，更改了传统的电路结构，获得了较宽频率范围，避免了误锁现象，并且提供了多相位时钟输出。

按照本发明提供的技术方案，所述具有错误锁定纠正机制的计数器控制型延迟锁相环电路，包括：数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述数字延迟线的输入为输入参考时钟信号CLK，输出为延时后的时钟信号；所述数字延迟线由n+3个相同的延时单元组成，其中n为正整数；输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线；每个延时单元由加/减计数器的输出信号控制，鉴相器比较输入参考时钟信号CLK和延时后的时钟信号的相位，根据比较结果控制加/减计数器；所述时钟相位运算电路选择延时单元输出的延时时钟信号进行处理，输出最终所需的时钟信号；

锁定过程通过检测窗口来判断延时后的时钟信号的延时是否满足锁定条件，避免错误锁定；所述检测窗口的大小为经过n次延时的时钟信号CKn与CKn经过6个反相器之后的时钟信号CK’n之间的相位差；所述检测窗口检测经过n次延时的时钟信号CKn是否处于检测窗口范围内：经过n次延时的时钟信号CKn的上升沿已超出检测窗口的范围，说明延时单元的延时过多，延迟锁相环不会锁定；经过n次延时的时钟信号CKn的上升沿还未进入锁定过程检测窗口范围，CKn经过6个反相器之后的信号CK’n的上升沿处于检测窗口范围内，经过n+3次延时的时钟信号CKn+3的上升沿已超出锁定过程检测窗口，则说明延时单元的延时还不足以达到延迟锁相环的锁定条件，此时延迟锁相环为即将锁定的状态，但不会立刻完成锁定；经过n次延时的时钟信号CKn的上升沿正处于锁定过程检测窗口范围内，CKn经过6个反相器之后的信号CK’n和经过n+3次延时的时钟信号CKn+3的上升沿已超过了锁定过程检测窗口的范围，说明此时延时单元的延时大小已满足延迟锁相环的锁定条件，延迟锁相环完成正确锁定。

在所述数字延迟线中，输入参考时钟信号CLK首先进入第一延时单元，输出得到经过一次延时的时钟信号CK1；CK1进入第二延时单元，输出得到经过二次延时的时钟信号CK2；依次类推，第n个延时单元输出得到经过n次延时的时钟信号CKn，最后一个延时单元输出得到经过n+3次延时的时钟信号CKn+3。

在所述数字延迟线中，每个延时单元包括：一个由两个反向器串接组成的缓冲器，一个由电容阵列C0~Cp和选择开关阵列K0~Kp构成的延时负载模块，其中p为任意正整数；所述延时负载模块内部包括p+1个负载电容和p+1个选择开关，第一电容的顶极板连接到第一选择开关的下端，第一电容的底极板连接到地，第一选择开关的上端连接到所述缓冲器的输出端；第二电容的顶极板连接到第二选择开关的下端，第二电容的底极板连接到地，第二选择开关的上端连接到所述缓冲器的输出端；依次类推，第p+1电容的顶极板连接到第p+1选择开关的下端，第p+1电容的底极板连接到地，第p+1选择开关的上端连接到所述缓冲器的输出端。

锁定的过程是：依次比较经过n次延时的时钟信号CKn、CKn经过6个反相器之后的信号CK’n以及经过n+3次延时的时钟信号CKn+3与第一个延时单元的输出信号CK1的相位情况，以此控制加/减计数器进行加1、减1或者保持操作；当信号CKn、CK’n以及CKn+3的延时均超过一个时钟周期时，延时单元的延时过多，需减负载电容，计数器进行减1操作；当信号CKn、CK’n以及CKn+3的延时均未超过一个时钟周期时，延时单元延时不够，若此时选择开关阵列K0~Kp已全部闭合，计数器进行保持操作；若选择开关阵列K1~Kp还有未闭合的，计数器进行加1操作，继续增加负载电容；当信号CKn和CK’n延时未超过一个时钟周期，CKn+3的延时超过一个时钟周期时，延迟锁相环即将锁定，若此时选择开关阵列K1~Kp已全部闭合，计数器进行保持操作，若选择开关阵列K1~Kp还有未闭合的，计数器进行加1操作；当信号CKn延时未超过一个时钟周期，CK’n和CKn+3的延时超过一个时钟周期时，延时单元延时达到锁定条件，计数器进行保持操作，延迟锁相环完成锁定。

所述鉴相器包括第一鉴相电路、第二鉴相电路和二分频时钟电路，输入参考时钟信号CLK进入所述二分频时钟电路，输出得到二分频时钟信号CLK2；二分频时钟信号CLK2输入第一鉴相电路，作为第一鉴相电路的复位信号；延时时钟信号CKm，CKm+4，…，CKn+2，CKn+3接入第一鉴相电路，作为第一鉴相电路中的时钟信号，通过采集数据进行鉴相，其中m为大于1小于n-1的正整数；第一延时单元的输出信号CK1、第n个延时单元的输出信号CKn和CKn经过6个反相器之后的信号CK’n均接入第二鉴相电路，由CK1对CKn以及CK’n进行采样，产生鉴相结果。

所述加/减计数器包括：控制信号产生电路、p位加/减计数电路以及四分频时钟电路；所述p位加/减计数电路包括依次连接的p位加法器、寄存器和D触发器；鉴相器的输出结果OUT_PD输入到所述控制信号产生电路，根据控制信号产生电路中的组合逻辑输出得到Y1、Y2、Y3、Y4四个主要的控制信号，Y1、Y2、Y3、Y4这四个信号分别输入到p位加/减计数电路中，其中Y1接p位加法器加数的最低位，Y2与p位加法器的和共同决定了p位加法器的低位进位输入，Y3控制p位加/减计数电路输出的置位端，Y4连接p位加法器除去最低位的所有加数；输入参考时钟信号CLK进入四分频时钟电路，输出得到四分频时钟信号CLK4；四分频时钟信号CLK4接入D触发器，作为D触发器的时钟信号；最终加/减计数器输出K1~Kp这p个控制信号来控制延时单元中的开关阵列，其中p为任意正整数。

本发明的有益效果在于：本发明具有错误锁定纠正机制的计数器控制型延迟锁相环电路，有效解决了传统的DLL结构容易误锁的问题，并且有较宽的频率范围和较多的相位输出，有助于提高芯片成品率。

附图说明

图1为传统计数器控制DLL结构图。

图2为传统计数器控制DLL错误锁定波形产生机理。

图3为本发明计数器控制DLL结构图。

图4为本发明数字延迟线结构图。

图5为本发明延时单元电路原理图。

图6为本发明鉴相器电路结构图。

图7为本发明锁定过程检测窗口示意图。

图8为本发明错误锁定纠正原理图。其中图8(a)为锁定过程延时过多时序图；图8(b)为锁定过称延时不够时序图；图8(c)为锁定过程正确锁定时序图。

图9为本发明加减计数器结构图。

图10为本发明锁定过程流程图。

具体实施方式

为使本发明的技术特征更为明显易懂，下面结合附图和实施例对本发明作进一步说明。

如图3所示，本发明所述的具有错误锁定纠正机制的计数器控制型延迟锁相环电路的结构包括4个功能模块：数字延迟线1、鉴相器2、加/减计数器3、时钟相位运算电路4。数字延迟线1由(n+3)个相同的延时单元组成，其中n为任意正整数，每个延时单元由加/减计数器3的输出信号控制，鉴相器2比较输入时钟和延时后的输出时钟的相位，根据比较结果控制加/减计数器3，时钟相位运算电路4选择某些延时单元输出的延时信号进行处理，得到最终所需的时钟信号。电路连接关系为：输入时钟信号CLK分别接入数字延迟线1与鉴相器2，数字延迟线1的输出CLKOUT连入鉴相器2以及时钟相位运算电路4，鉴相器2的输出连接到加减计数器3的输入，加减计数器3的输出连入数字延迟线1。

如图4所示，本发明DLL中数字延迟线是DLL的执行模块，它由(n+3)个相同的延时单元组成，其中n为单元个数，可以是任意正整数。输入参考时钟信号CLK首先进入第一延时单元11，输出得到经过一次延时的时钟信号CK1；CK1进入第二延时单元12，输出得到经过二次延时的时钟信号CK2；依次类推，第n个延时单元1n输出得到经过n次延时的时钟信号CKn，最后一个延时单元1n+3输出得到的是经过n+3次延时的时钟信号CKn+3。其中前n个延时单元用于形成DLL环路，最后3个延时单元用来辅助鉴相器2完成鉴相功能。

如图5所示，本发明延时单元的电路包括一个由两个反向器511、512串接组成的缓冲器51，一个由电容阵列C0~Cp和选择开关阵列K0~Kp构成的延时负载模块52，其中p可以是任意正整数。延时负载模块52连接在缓冲器51的输出端，该电路通过加/减计数器输出的控制信号控制选择开关阵列K1~Kp的开关状态来改变缓冲器51的输出端负载电容的大小，从而实现改变缓冲器51的输出时钟信号的延时特性。

延时负载模块52内部包括p+1个负载电容和p+1个选择开关，其中，第一电容C0为模式控制电容，用来适应宽范围的时钟频率，单靠数字码控制的电容C1~Cp难以满足宽范围要求，因此增加了C0。当DLL工作在低速模式时，第一选择开关K0导通，将大电容C0接入到电容阵列中，从而在原有延时上加入一个更大的延时。在高速模式时，第一选择开关K0断开。

第一电容C0的顶极板连接到第一选择开关K0的下端，第一电容C0的底极板连接到地，第一选择开关K0的上端连接到缓冲器51的输出端；第二电容C1的顶极板连接到第二选择开关K1的下端，第二电容C1的底极板连接到地，第二选择开关K1的上端连接到缓冲器51的输出端；同样，第i+1电容Ci的顶极板连接到第i+1选择开关Ki的下端，第i+1电容Ci的底极板连接到地，第i+1选择开关Ki的上端连接到缓冲器51的输出端，i为大于1小于p的任意正整数；第p+1电容Cp的顶极板连接到第p+1选择开关Kp的下端，第p+1电容Cp的底极板连接到地，第p+1选择开关Kp的上端连接到缓冲器51的输出端。

如图6所示，本发明的鉴相器由鉴相电路21、鉴相电路22和二分频时钟电路23组成。鉴相电路21和鉴相电路22输出的鉴相结果OUT_PD作为加/减计数器的控制信号。

参考时钟信号CLK接到二分频时钟电路23的输入端，输出得到二分频时钟信号CLK2；二分频时钟电路的输出端接到鉴相电路21的输入端，二分频时钟信号CLK2作为鉴相电路21的复位信号；延时时钟信号CKm，CKm+4，…，CKn+2，CKn+3也都接到鉴相电路21的输入端，作为电路的时钟信号，其中m为大于1小于n-1的任意正整数。鉴相电路21通过采集数据进行鉴相，主要用来鉴别最后一个延时单元的输出信号CKn+3相对第一个延时单元的输出信号CK1的延时是否超过了一个周期。

第一个延时单元的输出信号CK1、第n个延时单元的输出信号CKn和CKn经过6个反相器之后的信号CK’n均接到鉴相电路22的输入端，鉴相电路22通过CK1对CK_N以及CK’_n进行采样，产生鉴相结果，主要用来鉴别最后第n个延时单元的输出信号CKn和CKn经过6个反相器之后的信号CK’n相对第一个延时单元的输出信号CK1的延时是否超过了一个周期。

图7所示为鉴相器中锁定过程检测窗口示意图。信号CKn是经过n次延时的时钟信号，信号CK’n是信号CKn经过6个反相器之后的时钟信号。信号CKn和CK’n的相位差即为锁定过程检测窗口的大小。

图8所示为本发明错误锁定纠正原理。如图8（a）所示，经过n次延时的时钟信号CKn、CKn经过6个反相器之后的信号CK’n以及经过n+3次延时的时钟信号CKn+3的上升沿均超过了锁定过程检测窗口的范围，这说明延时单元的延时过多，需要由加减计数器输出的控制信号来减少延时单元的延时，此时DLL不会锁定。如图8（b）所示，经过n次延时的时钟信号CKn的上升沿还未进入锁定过程检测窗口范围，CKn经过6个反相器之后的信号CK’n的上升沿处于锁定过程检测窗口范围内，经过n+3次延时的时钟信号CKn+3的上升沿已超出锁定过程检测窗口，这说明延时单元的延时还不足以达到DLL的锁定条件，需要由加减计数器输出的控制信号来继续增加或者保持此时延时单元的延时，所以此时DLL为即将锁定的状态，但不会立刻完成锁定。如图8（c）所示，经过n次延时的时钟信号CKn的上升沿正处于锁定过程检测窗口范围内，CKn经过6个反相器之后的信号CK’n和经过n+3次延时的时钟信号CKn+3的上升沿则已超过了锁定过程检测窗口的范围，此时延时单元的延时大小已满足DLL的锁定条件，DLL完成正确锁定。

通过锁定过程检测窗口的检测，可以准确判断延时单元的延时是否满足锁定条件，并根据检测结果即时改变延时单元的延时大小，使其达到锁定条件，完成正确锁定，所以这一机制有效避免了误锁现象。

如图9所示，所述加/减计数器包括：控制信号产生电路31、p位加/减计数电路32以及四分频时钟电路33。所述p位加/减计数电路32包括依次连接的p位加法器321、寄存器322以及D触发器323。控制信号产生电路31的输出端接到p位加减计数电路32的输入端，p位加减计数电路32中p位加法器321的输出端接到寄存器322的输入端，寄存器322的输出端和四分频时钟电路33的输出端均接到D触发器323的输入端。

首先鉴相器的输出结果OUT_PD输入到控制信号产生电路31中，根据控制信号产生电路31中一系列的组合逻辑输出得到Y1~Y4四个主要的控制信号。Y1~Y4这四个信号分别输入到p位加/减计数电路32中，以使p位加/减计数电路32产生相应的计数功能。其中Y1接的是p位加/减计数电路32中p位加法器321加数的最低位，Y2与p位加法器321的和共同决定了p位加法器321的低位进位输入，Y3控制p位加/减计数电路32输出的置位端，Y4接的是p位加/减计数电路32中p位加法器321除去最低位的所有加数。输入参考时钟信号CLK进入四分频时钟电路33，输出得到四分频时钟信号CLK4；四分频时钟信号CLK4输入p位加/减计数电路32，作为p位加/减计数电路32中D触发器323的时钟信号。加/减计数器输出的控制信号K1~Kp直接用于控制延时单元中的选择开关阵列K1~Kp的开关状态，以改变延时电容的大小，其中p为任意正整数。

图10所示为本发明锁定过程流程图。该DLL的锁定过程采用顺序查找算法，依次比较经过n次延时的时钟信号CKn、CKn经过6个反相器之后的信号CK’n以及经过n+3次延时的时钟信号CKn+3与第一个延时单元的输出信号CK1的相位情况，以此控制加/减计数器进行加1、减1或者保持操作。

当信号CKn、CK’n以及CKn+3的延时均超过一个时钟周期时，延时单元的延时过多，需减负载电容，计数器进行减1操作；当信号CKn、CK’n以及CKn+3的延时均未超过一个时钟周期时，延时单元延时不够，若此时选择开关阵列K1~Kp已全部闭合，计数器进行保持操作，若选择开关阵列K1~Kp还有未闭合的，计数器进行加1操作，继续增加负载电容；当信号CKn和CK’n延时未超过一个时钟周期，CKn+3的延时超过一个时钟周期时，DLL即将锁定，若此时选择开关阵列K1~Kp已全部闭合，计数器进行保持操作，若选择开关阵列K1~Kp还有未闭合的，计数器进行加1操作；当信号CKn延时未超过一个时钟周期，CK’n和CKn+3的延时超过一个时钟周期时，延时单元延时达到锁定条件，计数器进行保持操作，DLL完成锁定。通过顺序查找算法，鉴相器和加/减计数器一起很好的完成了DLL的延迟锁相功能。

DLL完全锁定后，CK1~CKn这n个经延时后的信号经过相位运算电路对其中某些时钟进行处理后得出最终所需要的时钟信号P1~Pa，其中a为任意正整数。所以，该DLL最终可以获得a个时钟相位输出信号。

本发明计数器控制DLL可应用在大规模集成电路中产生稳定的低抖动的多相时钟信号。