单次性可编程、电性熔丝、可编程电阻式的记忆体及方法

摘要

单次性可编程、电性熔丝、可编程电阻式的记忆体及方法，可编程电阻式记忆体包括：多个可编程电阻式存储单元，至少之一包括：一可编程电阻式元件被耦合到第一电源电压线；一二极管建构于多晶硅，包括至少有一第一端和一第二端，该第一端具有一第一型掺杂，该第二端具有一第二型掺杂，该第一端提供了该二极管的一第一端而该第二端提供二极管的一第二端，该第一端和第二端均存在一个共同的多晶硅上，该第一端被耦合到可编程电阻式元件，该而第二端被耦合到第二电源电压线；该第一和该第二端的掺杂剂是从金氧半导体元件源极或漏极的掺杂植入制造，经由施加电压到第一和第二电源电压线而改变电阻为不同的逻辑状态，该可编程电阻式元件被配置为可编程。

说明书

技术领域

本发明涉及到可编程记忆体元件，如使用在记忆体阵列的可编程电阻元 件。

背景技术

可编程电阻元件通常是指元件的电阻状态可在编程后改变。电阻状态可以 由电阻值来决定。例如，电阻性元件可以是单次性可编程OTP(One-Time Programmable)元件(如电性熔丝)，而编程方法可以施用高电压，来产生高电流 通过OTP元件。当这大电流经由打开的编程选择器流过OTP元件，OTP元件 将被烧成高或低电阻状态(取决于是熔丝或反熔丝(Anti-fuse))而加以编程。

电性熔丝是一种常见的OTP，而这种可编程电阻元件，可以是多晶硅、 硅化多晶硅、硅化物、热隔离的主动区、金属、金属合金或它们的组合。金属 可以是铝、铜或其它过渡金属。其中最常用的电性熔丝是一个硅化的多晶硅， 用互补式金氧半导体晶体管(CMOS)的栅极制成，用来作为内连接 (interconnect)。电性熔丝也可以是一个或多个接点(contact)或层间接点(via)，而 不是小片段的内连接。高电流可把接点或层间接点烧成高电阻状态。电性熔丝 可以是反熔丝，其中高电压使电阻降低，而不是提高电阻。反熔丝可由一个或 多个接点或层间接点组成，并含有绝缘体于其间。反熔丝也可由CMOS栅极 耦合于CMOS本体，其含有栅极氧化层当做为绝缘体。

传统的可编程电阻式记忆存储单元如图1所示。存储单元10包含一电阻 元件11和一N型金氧半导体晶体管(NMOS)编程选择器12。电阻元件11 一端耦合到NMOS 12的漏极，另一端耦合到正电压V+。NMOS 12的栅极耦 合到选择信号(SEL)，源极耦合到一个负电压V-。当高电压加在V+而低 电压加在V-时，电阻元件10则可被编程，经由提高编程选择信号(SEL)来 打开NMOS 12。一种最常见的电阻元件是硅化多晶硅，乃是在同时制作MOS 栅极时用的同样材料。NMOS编程选择器12的面积，需要足够大，以提供所 需的编程电流持续几微秒。硅化多晶硅的编程电流通常是从几毫安(对宽度约 40纳米的熔丝)至20毫安(对宽度约0.6微米熔丝)。因此使用硅化多晶硅的 电性熔丝存储单元面积往往是非常大的。

如图2a所示，相变记忆体(PCM)是另一种传统的可编程电阻元件20。 PCM存储单元包含相变薄膜(Phase Change Material)21和当作编程选择器的双 极性晶体管22，其具有P+射极23、N型基极27和集极25(为P型基体)。 相变薄膜21一端耦合到双极性晶体管22的射极23，另一端耦合到正电压V+。 双极性晶体管22的N型基极27耦合到负电压V-，而集极25耦合到接地。 在V+和V-间施加适当的电压持续适当的时间，相变薄膜21可被编程成高或 低电阻状态，根据电压和持续时间而定。按照惯例，编程相变记忆体成高电阻 状态(或重设状态)大约需要持续50ns的3V电压，消耗大约300uA的电流。 编程相变记忆体成低电阻状态(或设置状态)需要持续300ns左右的2V电压， 消耗大约100uA的电流。这种存储单元需要特殊工艺来妥善隔离每个存储单 元，因而需要比标准CMOS逻辑工艺多3-4道掩膜，而使得它的制作比较贵。

另一种相变记忆体(PCM)的可编程电阻元件如图2b所示。相变记忆体 材料有相变薄膜21′和二极管22′。相变薄膜21′被耦合在二极管阳极22′和 正电压V+之间。二极管的阴极22′被耦合到负电压V-。施加适当的电压在 V+和V-之间持续一段适当的时间，相变薄膜21′可以被编程为高或低电阻状态， 根据电压和持续时间而定。请见“Kwang-Jin Lee et al.，“A 90nm 1.8V 512Mb Diode-Switch PRAM with 266MB/s Read Throughput，”International Solid-State Circuit Conference，2007，pp.472-273”。图2b所示为使用二极管作为每个相变 记忆体(PCM)存储单元的编程选择器的例子。虽然这项技术可以减少PCM 存储单元尺寸到只有6.8F2(F代表特征大小)，二极管需要非常复杂的制造 过程，如选择性磊晶(外延)成长(SEG)。如此一来对嵌入式PCM的应用， 将变的非常昂贵。

图3a和3b分别展示了一些从内连接式(Interconnect)制作成的电性熔丝元 件81和85的实施例。内连接式扮演一特定类型的电阻元件。电阻元件有三 个部分：阳极、阴极和本体。阳极和阴极提供电阻元件连接到其它部分的电路， 使电流可以从阳极流动通过本体到阴极。本体的宽度决定了电流密度，进而决 定编程的电迁移临界值。图3a显示了一传统的电性熔丝元件81，包含阳极80、 阴极82和本体83。这实施例有一大型而对称的阳极和阴极。图3b显示了另 一传统的电性熔丝元件85，包含阳极84、阴极86和本体87。这实施例有大 型阳极和小型阴极的一种非对称形状，根据极性和贮藏效应，来提高电迁移效 应。极性效应意味着电迁移总是从阴极开始。而贮藏效应的影响是一小型阴极 可使电迁移比较容易发生。因为当电迁移发生时，较小的面积可有较少的离子 可补充空隙。图3a和3b里的熔丝元件81和85是相对比较大的结构，这使 得它们不适合一些应用。

二极管也可以从多晶硅制造。图4a显示一多晶硅二极管的横截面。要形 成多晶硅二极管，多晶硅是由N+植入一端而P+植入另一端，二端之间的间距 Lc含有固有(intrinsic)的掺杂剂。固有的掺杂剂是由外扩散或污染所造成的稍 微N型或P型掺杂剂，而非刻意的掺杂。硅化物阻挡层应用于多晶硅上以防 止硅化物在多晶硅的表面上形成，从而防止短路。多晶硅的P+和N+两端由 接点带出以形成二极管的PN两端。作为一例子，多晶硅二极管可见Ming-Dou Ker et al.，“Ultra High-Voltage Charge Pump Circuit in Low-Voltage Bulk CMOS Processes with Polysilicon Diodes，”IEEE Transaction of Circuit and System-II， Vol.54，No.1，January 2007，pp.47-51。

图4b显示图4a的多晶硅二极管的电流电压特性。目前的电流电压曲线 显示有用的二极管行为，如二极管的栅极值电压约为0.6V而漏电流低于1nA。 经由改变间距Lc，多晶硅二极管的击穿电压和漏电流可以相应调整。

发明内容

本发明的一目的为提供使用二极管作为编程选择器的可编程电阻元件存 储单元。可编程的电阻元件可以使用标准CMOS逻辑工艺，以减少存储单元 的大小和成本。

因此本发明提供一种可编程电阻式记忆体，包括：多个可编程电阻式存储 单元，至少有一可编程电阻式存储单元包括：一可编程电阻式元件被耦合到第 一电源电压线；及一二极管建构于多晶硅，包括至少有一第一端和一第二端， 其中该第一端具有一第一型掺杂，该第二端具有一第二型掺杂，该第一端提供 了该二极管的一第一端而该第二端提供二极管的一第二端，该第一端和该第二 端均存在一个共同的多晶硅上，该第一端被耦合到可编程电阻式元件，该而第 二端被耦合到第二电源电压线；其中该第一和该第二端的掺杂剂是从金氧半导 体元件(CMOS)源极或漏极的掺杂植入制造，其中，经由施加电压到第一和第 二电源电压线而改变电阻为不同的逻辑状态，该可编程电阻式元件被配置为可 编程。

因此本发明提供一种电子系统，包括：一种处理器；及一可编程电阻式记 忆体可操作地连接到处理器，该可编程电阻式记忆体包括多个可编程存储电阻 式单元以提供数据存储，每个可编程电阻存储单元包括：一可编程电阻式元件 被耦合到第一电源电压线；及一二极管建构于多晶硅，包括至少一第一端和一 第二端，其中该第一端具有第一型掺杂，而该第二端具有第二型掺杂，该第一 端提供了该二极管的一第一端，该第二端提供该二极管的一第二端，该第一和 第二端均存在一个共同的多晶硅上，该第一端耦合到该可编程电阻元件而该第 二端耦合到一第二电源电压线；其中第一和第二端的掺杂剂是从金氧半导体元 件(CMOS)的源极或漏极的掺杂植入制造，其中，经由施加电压到第一和第二 电源电压线，从而改变电阻到不同的逻辑状态，该可编程电阻元件被配置为可 编程。

因此本发明提供一种提供一可编程电阻记忆体的方法，包括：提供多个可 编程电阻存储单元，至少有一可编程电阻存储单元包括至少(i)一可编程电 阻元件被耦合到第一电源电压线；及(ii)一二极管建构于多晶硅，包括至少 一第一端和一第二端，该第一端具有第一型掺杂，而该第二端具有第二型掺杂， 该第一端提供该二极管的一第一端，该第二端提供该二极管的一第二端，该第 一和第二端二者的掺杂是从金氧半导体元件(CMOS)的源极或漏极的掺杂植入 制造，该第一端耦合到该可编程电阻元件而该第二端耦合到一第二电源电压 线，及经由施加电压到第一和第二电压线，以编程一逻辑状态到至少一可编程 电阻存储单元。

因此本发明提供一种单次性可编程记忆体，包括：

多个单次性可编程存储单元，至少有一单次性可编程存储单元包括：一单 次性可编程元件被耦合到第一个电源电压线；及一二极管建构于多晶硅，包括 至少一第一端和一第二端，其中该第一端具有一第一型掺杂，该第二端具有一 第二型掺杂，该第一端提供该二极管的一第一端而该第二端提供该二极管的一 第二端，该第一端和第二端均存在一个共同的多晶硅上，该第一端被耦合到该 单次性可编程元件，而该第二端被耦合到第二电源电压线；其中该第一和第二 端的掺杂是从金氧半导体元件(CMOS)的源极或漏极的掺杂植入制造，其中， 经由施加电压到第一和第二电源电压线而改变电阻为不同的逻辑状态，该单次 性可编程元件被配置为可编程。

因此本发明提供一种电性熔丝记忆体，包括：多个电性熔丝存储单元，至 少有一电性熔丝存储单元包括：一电性熔丝元件被耦合到第一电源电压线；及 一二极管建构于多晶硅，包括至少一第一端和一第二端，其中该第一端具有一 第一型掺杂，该第二端具有一第二型掺杂，该第一端提供二极管的一第一端而 该第二端提供二极管的一第二端，该第一端和第二端均存在一个共同的多晶硅 上，该第一端被耦合到该电性熔丝元件，而该第二端被耦合到第二电源电压线； 其中该第一和第二端的掺杂是从金氧半导体元件(CMOS)源极或漏极的掺杂植 入制造，其中，经由施加电压到第一和第二电源电压线而改变电阻为不同的逻 辑状态，该电性熔丝元件被配置为可编程。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的 限定。

附图说明

图1显示了一种传统的可编程电阻式记忆存储单元示意图；

图2a显示了相变记忆体(PCM)用的另一种传统可编程电阻式元件示意 图，其采用双极型晶体管作为编程选择器；

图2b显示了另一种传统相变记忆体(PCM)存储单元示意图，其采用二 极管作为编程选择器；

图3a和3b分别展示了从内连接(interconnect)制作的电性熔丝元件的实施 例示意图；

图4a显示一多晶硅二极管的横截面；

图4b显示如图4a所示的多晶硅二极管的电流电压特性图；

图5显示使用一根据本发明的多晶硅二极管于可编程电阻式记忆存储单 元的方框图；

图6显示了一可编程电阻式记忆存储单元的俯视图；此存储单元实施例使 用多晶硅二极管为编程选择器；

图7a显示另一实施例的电性熔丝俯视图；

图7b，7c，7d显示另一实施例的电性熔丝俯视图，其使用多晶硅为电性熔 丝与编程二极管；

图8a显示了一多晶硅电性熔丝的俯视图，按照此实施例，其电性熔丝单 元的阳极为4个多晶硅二极管具有4个电性熔丝单元所共享；

图8b显示了一第一层间接点(via1)4x6阵列的俯视图，按照此一实施例， via1电性熔丝构建于多晶硅上；

图8c显示多晶硅和二极管阵列的俯视图，根据此实施例，电性熔丝是由 P+多晶硅和N型埋层的交叉点所构造；

图9显示了一个可编程电阻式记忆体的一部分示意图，根据此一实施例， 由n列和(m+1)行的单二极管存储单元与n个字符线驱动器一起构成；

图10a描绘了一种可编程电阻式记忆体的编程方法的流程图；

图10b描绘了一种可编程电阻式记忆体的读取方法流程图；

图11显示了一种处理器(Processor)的系统的实施例示意图。

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

在此揭露实施例，使用至少一多晶硅二极管当编程选择器的可编程电阻式 元件。此二极管可以包括于一多晶硅基板内的P+和N+植入层。由于P+和N+ 植入层都以现成的标准CMOS逻辑工艺，这些元件可用一个有效率及符合成 本效益的方法做成。没有额外的掩膜或工艺步骤，以节省成本。这可编程电阻 式元件可以包括在电子系统里。

图5所示为使用多晶硅二极管的记忆体存储单元30的实施例方框图。存 储单元30包括可编程电阻元件31和多晶硅二极管32。电阻元件31可耦合在 多晶硅二极管32的阳极和高电压V+之间。多晶硅二极管32的阴极可耦合到 低电压V-。在一实施例里，记忆体存储单元30可以是含有电阻元件31(作为 电性熔丝)的熔丝存储单元。多晶硅二极管32可作为编程选择器。电阻元件31 和多晶硅二极管32于电源电压V+和V-之间是可互换的。经由适当的时间里 施加适当的电压在V+和V-之间，电阻元件31可根据电压和持续时间被编程 为高或低电阻状态，因此编程记忆体存储单元30可存储数据值(例如，数据 的位)。多晶硅二极管的P+和N+植入层可以使用硅化物阻挡层(SBL)来隔 离。

图6显示了用多晶硅二极管作为编程选择器的一可编程电阻单元30的实 施例俯视图。可编程电阻单元30包括一可编程电阻元件31耦合到第一电源电 压V+和一二极管32。二极管32作为可编程电阻单元30的编程选择器。该二 极管32是建立在一块多晶硅34，即多晶硅基板。P+和N+植入层33和37是 用来构建PMOS或NMOS元件的源极或漏极，从而在多晶硅34两端形成多晶 硅二极管32的P和N两端。硅化物阻挡层36阻挡硅化物形成于多晶硅的表 面，防止多晶硅二极管32的P和N端短路。P+植入层33和N+植入层37的 距离d可用于调整击穿电压和漏电流。一选项层39可以引进N型浅源漏极 (NLDD)、P型浅源漏极(PLDD)植入层、NMOS和PMOS门坎电压的掺杂植 入技术于N+植入层37和P+植入层33之间，以进一步控制二极管的导通电阻。 选项层39所植入区可于标准CMOS上产生各种类的植入层，且不会增加额外 费用。

图7a显示一电性熔丝元件88实施例俯视图。这电性熔丝元件88可如图 6所示当作可编程电阻元件使用。电性熔丝88包括阳极89、阴极90和本体 91。在此实施例，电性熔丝元件88是棒状且包含大的阳极89和小的阴极90 来减少阴极面积。阳极89和阴极90可从本体91突出来放进接点。阳极89 和阴极90接点的数量可以是一个，以使面积非常小。然而，阳极89接点面积 往往较大，这样阳极89比阴极90大更可以使电迁移易于发生。熔丝的本体 91可以有0.5-6个方形，就是长度与宽度的比例约为6到0.5，来达到存储单 元面积和编程电流的最佳化。熔丝元件88有P+植入层92覆盖本体91的一部 分和阴极90，而N+植入层植覆盖其余的面积。当在顶部硅化物因电迁移、离 子扩散和硅化物分解等其它效应耗尽时，这实例使得熔丝元件88表现像一反 向偏压二极管，因而增加编程后电阻。

可实现上述架构的电性熔丝元件包含了多晶硅、多晶硅硅化物、热隔离的 主动区、局部互连(Local Interconnect)或其它CMOS栅极材料。特别是一些电 性熔丝元件允许P+和N+植入后可以在编程后创建出二极管，如多晶硅、热 隔离的主动区或金属栅极CMOS的栅极。例如，如果一金属栅极CMOS具有 多晶硅在金属合金层之间的三明治结构，金属合金层可以被由布局产生的掩膜 阻挡，以在熔丝元件里产生一二极管。在绝缘硅基体(SOI)或如SOI的工艺中， 电性熔丝也可以从热隔离的主动区来制造。这样的熔丝可以被植入N+、P+或 N+和P+在热隔离主动区的两端。此熔丝如果一部分被植入N+和一部分P+， 当顶部的硅化物被编程后耗尽，熔丝可以形成像一反向偏压的二极管。有一些 工艺可以提供局部互连，这是由硅化物制造过程中的副产品可和多晶硅与主动 区直接互连以省接点。如此，电性熔丝元件可以和二极管的一极直接连接而没 有任何接点，以节省面积。在CMOS的工艺里制作电性熔丝元件有很多变化， 上述的讨论是用于说明目的，其变化及其组合的一部分，都是实例而落入本发 明的范围。

图7b，图7c，图7d显示不同的实施例中，电性熔丝的存储单元采用多晶 硅作为电性熔丝元件和多晶硅二极管的俯视图。由于电性熔丝元件是从多晶硅 制造而二极管是建立在一多晶硅基板，熔丝元件和二极管可以一体(one piece) 形成。通过一体形成熔丝元件和二极管，因为多余的接点和间距可以避免，可 编程电阻单元可致密形成。

图7b显示一实施例的一体多晶硅电性熔丝单元80，其有阳极89、本体 87和多晶硅二极管81。阳极89、本体87和一多晶硅二极管81的P端为P+ 植入层83所覆盖，而阴极88(多晶硅二极管81的N端)是由N+植入层84 所覆盖。硅化物阻挡层82可覆盖至少相邻部分的P+植入层83和N+植入层 84，以防止硅化物生长在多晶硅的顶部造成N和P端短路。阳极89耦合到V +而阴极88耦合至V-。当高压加在V+而低电压加在V-时，电流从阳极通过 本体87至多晶硅二极管81的P端，然后到多晶硅二极管81的N端88。在 此实施例，电性熔丝本体87有P+植入层83。

图7c显示另一实施例的一体多晶硅电性熔丝单元90，其有二极管91、 本体97(和电性熔丝二极管单元为一体)和阴极99。该二极管91的P端98 耦合到电源电压V+。二极管91的N端耦合到熔丝元件本体97，然后通过阴 极99耦合到另一个电源电压V-。该二极管91的P端98、本体97的下半部 及阴极99都覆盖者P+植入层93，而二极管91的N端和本体97的上半部(例 如，大约一半)都覆盖者N+植入层94。硅化物阻挡层92可以阻止硅化物长 在多晶硅上，以防止N和P端短路。当高压加在V+而低电压加在V-时，电 流从P端98流通过多晶硅二极管91的N端，本体97，到阴极99。在此实施 例，本体97有N+/P+植入层覆盖各自的部分(例如，大约一半N+和一半P+)。 当硅化物顶部的多晶硅二极管91耗尽，本体97表现如一反向偏压二极管，以 增加编程后的电阻。此外，阴极99具有比阳极(即多晶硅二极管91的P端98) 较小的面积以加速电迁移。

图7d显示另一实施例的交错式一对(one pair)一体电性熔丝单元的俯视 图。此多晶硅电性熔丝单元就像图7c的多晶硅电性熔丝单元90，每单元有多 晶硅电阻元件(例如，电性熔丝单元)和一多晶硅二极管。第二电性熔丝单元 旋转180度，放在相邻的第一电性熔丝单元边，这样的大阳极和小阴极彼此相 邻紧凑的安排，可减少占据面积。

如果编程的电流不是很高，一体电性熔丝单元的尺寸可进一步降低。图 8a显示了另一实施例的多晶硅电性熔丝单元91的俯视图，有一共享P端98 (以P+植入层93覆盖)作为阳极，且由四个多晶硅二极管电性熔丝96(具有 用四个电性熔丝元件95)所共享。硅化物阻挡层(SBL)92阻挡硅化物在顶部 的形成，以分隔每个多晶硅二极管96的P端98和N端94。作为编程选择器 的多晶硅二极管96耦合到多晶硅的一部分，此部分被N+植入层(为N端94) 覆盖，且更耦合到本体97和阴极99。P端98耦合到一个高电压电源V+，而 每一阴极99耦合到每一低电压电源V-。施加适当的电压于V+和V-，电流 会改变本体97的电阻。

图8b显示了一4x6阵列的第一层间接点(via1)熔丝90的俯视图，此实施 例制作于多晶硅上。该阵列的via1熔丝90具有6列多晶硅二极管91，每二极 管都有N+接点97和P+接点99，其由N+和P+植入层94、93所覆盖，而金属 1(metal1)在上。P+的接点99和N+的接点97相隔于硅化物阻挡层92为二极 管的P和N两端。在同一列的N+接点97由垂直方向延伸的金属2(metal2)字 符线所连接。在同一行的P+接点99由水平方向延伸的金属3(metal3)位线 (bitlines)所连接。可编程电阻单元96可被编程，此由施加高电压到选定的位线 而低电压或接地到选定的字符线来通过电流，从metal3位线，via2，metal2， 接点，多晶硅，通过二极管和metal1到接地达成。如果metal1，metal2，和 metal3有较高的编程门坎，via1(连接metal1和metal2之间)或接点(连接 metal1和多晶硅之间)将被编程。为了确保via1被编程，最好金属线制成比 较宽，via2的数量和接点最好超过一。在一实施例中，via1可制作于P+接点 99的顶部，将使单元面积非常小。本领域技术人员可知，via1熔丝可以扩展 到其它的接点，via2，或各种其它类型的接点/层间接点熔丝，或金属熔丝都可 能被使用，而行和列的数量可能会有不同，行和列可以互换。

图8c显示了另一实施例的一4x6阵列的多晶硅电性熔丝60的俯视图， 由P+多晶硅61和N型埋层62的二极管在交叉点所建构。N型埋层62为一主 动区，且在CMOS源极或漏极(亦即N+植入层64和P+植入层63)的前植入。 因此，埋层62可由P+多晶硅61在上面潜越过而形成一种互连。在此实施例， N型埋层62在主动区隔离前而植入N型掺杂剂。长在N型埋层62上的栅极 氧化层先被剥离而后沉积P+多晶硅61。多晶硅是由部分植入P型掺杂剂作为 一二极管的P端和一部分注入N型掺杂剂为N型多晶硅熔丝，虽然硅化物顶 部连接两部分。因此，一个非常紧凑的P/N多晶硅熔丝由具有P型多晶硅和N 型埋层作为多晶硅二极管的两端。金属2区间连结(strap)埋层62(图8c中没 有显示)，延伸在垂直方向为字符线，金属3区间连结多晶硅延伸在水平方向 为位线。

根据另一实施例，可编程电阻元件可用于建立一记忆体。根据此一实施例， 图9显示了可编程电阻记忆体100的一部分，由n行x(m+1)列的单二极管 存储单元110的一阵列101和n个字符线驱动器150-i(其中i＝0，1，...，n-1)所 构建。记忆体阵列101有m个正常行和一参考行，共享一感应放大器做差动 感应。对那些记忆体存储单元110于同一行的每个记忆体存储单元110，有一 电阻元件111被耦合到作为编程选择器的一二极管112的P端和到一位线BLj 170-j(j＝0，1，..m-1)或参考位线BLR₀ 175-0。记忆体存储单元110在同一列 的多数二极管112的N端经由局部字符线LWLBi 154-i，(i＝0，1，...，n-1)被耦合 到一字符线WLBi 152-i，。每个字符线WLBi被耦合到至少一局部字符线 LWLBi(i＝0，1，...，n-1)。该局部字符线LWLBi 154-i通常由高电阻材料(如N井 或多晶硅)制作，来连接存储单元，然后耦合到字符线WLBi(例如，低电阻金 属WLBi)，其经由接点或层间接点，缓冲器，或后解码器172-i(i＝0，1，...，n-1)。 当使用二极管作为编程选择器，可能需要缓冲器或后解码器172-i，因为有电 流流过字符线WLBi，特别于其它实施例当一字符线WLBi驱动多个存储单元 来同时编程和读取时。该字符线WLBi是由字符线驱动器150-i所驱动，为了 编程和读取，其电源电压vddi可以在不同的电压之间被切换。每一位线BLj 170-j或参考位线BLR₀ 175-0都经由Y-写(Y-write)通道栅极120j或125被耦 合到一电源电压VDDP来编程，其中位线BLj 170-j或参考位线BLR₀ 175-0分 别由YSWBj((j＝0，1，..，m-1)或YSWRB₀选定。在Y-write通道栅极120-j (j＝0，1，...，m-1)或125可以由PMOS所建构(然而NMOS、二极管或双极型 元件可以在一些实施例里使用)。每个BL或BLR₀经由Y-read通道栅极130-j 或135被耦合到数据线DLj或参考数据线DLR₀，而每个BL或BLR₀分别由 YSRj(j＝0，1，..，m-1)或YSRR₀所选定。在记忆体阵列101这一部分，m正常 的数据线DLj(j＝0，1，...，m-1)被连接到一个感应放大器140的一输入端160。 该参考数据线DLR₀提供了感应放大器140的另一输入端161(一般在参考部 分里不需要多任务器)。感应放大器140的输出端是Q₀。

要编程一存储单元，特定的WLBi和YSWBj被开启而一高电压被提供到 VDDP(i＝0，1，..，n-1而j＝0，1，...，m-1)。在一些实例里，经由打开WLRBi(i＝ 0，1，...，n-1)和YSWRB₀，参考存储单元可以被编程为0或1。要读取一个存 储单元，数据列线160可以由启用特定的WLBi和YSRj，(其中i＝0，1，...，n-1， 和j＝0，1，...，m-1)来选到，而一参考数据线DLR₀ 161可以由启用特定的一参 考存储单元来选到，且均被耦合到感应放大器140。此感应放大器140可以被 用来感应和比较DL和DLR₀与接地的间的电阻差异，同时关闭所有YSWBj 和YSWRB₀(j＝0，1，..，m-1)。

图10a和10b显示一流程图实施例，分别描绘一可编程电阻式记忆体的编 程方法700和读取方法800。方法700和800描述了在可编程电阻式记忆体情 况下(如于图9所示可编程电阻记忆体100)的编程和读取。此外，虽然说是一 个步骤流程，对此技艺知悉者可知至少一些步骤可能会以不同的顺序进行，包 括同时或跳过。

图10a描绘了一可编程电阻记忆体编程方法的流程图700。根据此一实施 例，在第一步骤710，选择适当的电源选择器以施加高电压电源到字符线和位 线驱动器。在第二步骤720，在控制逻辑(在图9里没有显示)里进行分析要 被编程的数据，其根据可编程电阻元件的类型。对于电性熔丝，这是单次性可 编程元件(OTP)，所以编程通常意味着烧录熔丝到非原始状态，而且是不可 逆转的。编程电压和持续时间往往是由外部控制信号决定，而不是从记忆体内 部产生。在第三步骤730，选择一个存储单元的一列(群)，所以相对的局部字 符线可被开启。在第四步骤740，停用感应放大器，以节省电源和防止干扰到 编程的运作。在第五步骤750，一个存储单元的一行(群)可以被选定，且相对 应的Y-write通道栅极可以被打开来耦合所选的位线到一电源电压。在最后一 步骤760，在一个已建立的传导路径来驱动所需的电流一段所需要的时间来完 成编程的运作。对于大多数可编程电阻记忆体，这个传导路径是由一个高压电 源，通过被选的一个位线，电阻元件，作为编程选择器的二极管，以及一个局 部字符线驱动器的NMOS下拉元件到接地。

图10b描绘了可编程电阻记忆体读取方法流程图800。在第一步骤810， 提供合适的电源选择器来选电源电压给局部字符线驱动器，感应放大器和其它 电路。在第二步骤820，所有Y-write通道栅极，例如位线编程选择器，可以 被关闭。在第三步骤830，所需的局部字符线驱动器(群)可以被选，使作为 编程选择器(群)的二极管(群)具有传导路径到接地。在第四步骤840，启 动感应放大器(群)和准备感应的输入信号。在第五步骤850，数据线和参考 数据线被预先充电到可编程电阻元件存储单元的V-电压。在第六步骤860，选 择所需的Y-read通道栅极，使所需的位线(群)被耦合到感应放大器(群) 的一输入端。传导路径于是被建立，从位线到所要的存储单元的电阻元件，作 为编程选择器(群)的二极管(群)和局部字符线驱动器的下拉元件到接地。 这同样适用于参考分支。在最后一步骤870，感应放大器可以比较读取电流与 参考电流的差异来决定逻辑输出是0或1，以完成读取操作。

图11显示了一处理器系统700的一实施例。根据此实施例，处理器系统 700可以包括在记忆体740中的可编程电阻元件744(例如在一存储单元阵列 742里)。处理器系统700可以，例如，属于一种计算机系统。计算机系统可 以包括中央处理单元(CPU)710，它经由共同总线715来和多种记忆体和周 边装置沟通，如输入输出单元720，硬盘驱动器730，光盘750，记忆体740， 和其它记忆体760。其它记忆体760是一种传统的记忆体如静态记忆体 (SRAM)，动态记忆体(DRAM)，或闪存记忆体(flash)，通常经由记忆体控制器 来和与中央处理单元710沟通。中央处理单元710一般是一种微处理器，一 种数字信号处理器，或其它可编程数字逻辑元件。记忆体740最好是以集成电 路来构造，其中包括具有至少有一可编程电阻元件744的存储单元阵列742。 通常，记忆体740经由记忆体控制器来接触中央处理单元710。如果需要，可 合并记忆体740与处理器(例如中央处理单元710)在单片集成电路。

本发明可以部分或全部实现于集成电路上，在印刷电路板(PCB)上，或 在一系统上。该可编程电阻元件可以是熔丝，反熔丝，或新出现的非挥发行性 记忆体。熔丝可以是硅化或非硅化多晶硅熔丝，热隔离的主动区熔丝，金属熔 丝，接点熔丝，或层间接点熔丝。反熔丝可以是栅极氧化层崩溃反熔丝，介电 质于其间的接点或层间接点反熔丝。新出现的非挥发行性记忆体可以是磁性记 忆体(MRAM)，相变记忆体(PCM)，导电桥随机存取记忆体(CBRAM)， 或电阻随机存取记忆体(RRAM)。虽然编程机制不同，其逻辑状态可以由不 同的电阻值来区分。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情 况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但 这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。