具有异质结双极晶体管和场效应晶体管的半导体器件

摘要

公开了一种具有异质结双极晶体管和场效应晶体管的半导体器件。该半导体器件具有形成在同一衬底上方的异质结双极晶体管(HBT)和场效应晶体管(FET)提供改进的HBT特性和降低的HBT集电极电阻，并且还提供了FET栅极凹陷的满意蚀刻，以及FET中的低导通电阻。异质结双极晶体管(HBT)的子集电极层是多个半导体层的层压结构，而且集电极电极形成在从一个集电极层向外突出的部分上。在两个FET中，形成HBT的子集电极层的半导体层的半导体衬底侧上的至少一个半导体层还用作电容器层的至少一部分。HBT子集电极层的总膜厚度为500nm或以上；并且FET电容器层的总膜厚度在50和300nm之间。

说明书

相关申请的交叉参考

通过引用其整体将2010年6月24日提交的日本专利申请 No.2010-143647的包括说明书、附图和摘要的公开并入这里。

技术领域

本发明涉及具有在同一衬底上方形成的异质结双极晶体管(HBT) 和场效应晶体管(FET)的半导体器件。

背景技术

随着无线终端的RF模块变得越来越小，并且具有越来越多的功能， 半导体器件必须变得更加高度地集成。尤其需要在同一衬底上形成的 包括RF功率放大器功能和RF切换功能的半导体器件。在现有技术中， 异质结双极晶体管(HBT)广泛地用作功率放大器元件。然而，HBT 中的偏置电压使得它们不适于实施低损耗RF切换，所以场效应晶体管 (FET)通常用作RF切换IC。由于这些情况，正在努力开发具有形成 在同一半导体衬底上方的HBT和FET的BiFET器件，来用作能够在单个 半导体器件上实施功率放大器功能和切换IC功能的半导体器件。

图5的美国专利No.7015519的说明书公开了一种BiFET器件，包括： 层压外延层(102)，其包括缓冲层和FET层；InGaP蚀刻停止层(103)； 用作HBT子集电极层和FET帽盖层的n⁺-GaAs帽盖层(104)；InGaP蚀 刻停止层(124)；GaAs集电极层(105)；p⁺-GaAs基极层(106)； InGaP发射极层(107)和由n⁺-GaAs和n⁺-InGaAs构成的发射极接触层 (108)，以上在半导体GaAs衬底上形成为层压的外延晶片，并且发射 极电极(112)、基极电极(115)、集电极电极(118)、源电极(132)、 漏电极(134)和栅电极(138)形成在顺序地层压的外延层上，并且 进一步形成绝缘区域(130)以电隔离HBT和FET。

在美国专利No.7015519的说明书中公开的BiFET器件中，n⁺-GaAs 帽盖层(104)既用作FET的帽盖层又用作HBT的子集电极。HBT的集 电极电极(118)和FET的欧姆电极(132、134)形成在该(帽盖)层 的同一表面上。

日本专利特开No.2009-224407的图1B公开了一种BiFET器件，包括 由GaAs/AlGaAs超晶格层构成的缓冲层(102)、AlGaAs势垒层(103)、 InGaAs沟道层(104)、电子供应层(506)、用作帽盖层和外部子集 电极层的n⁺-GaAs层(107a)、InGaP蚀刻停止层(106)、GaAs内部子 集电极层(107b)、GaAs集电极层(108)、GaAs基极层(109)、InGaP 发射极层(110)、GaAs发射极间隙层(111)和InGaAs发射极接触层 (112)，以上在半导体GaAs衬底(101)上方形成为层压的外延晶片， 并且发射极电极(201)、基极电极(202)、集电极电极(203)、源 电极(304)、漏电极(305)和栅电极(306)形成在层压的外延晶片 上方，并且进一步形成绝缘区域(820)以电隔离HBT和FET。

在日本专利特开No.2009-224407的结构中，与美国专利 No.7015519说明书中一样，HBT集电极电极(203)和FBT欧姆电极(304、 305)形成在用作FET帽盖层的外部子集电极层(107a)上。

在日本专利特开No.2009-224407中，通过形成HBT子集电极层作 为用作FET帽盖层的外部子集电极层(107a)和相对较厚的没有用作 FET帽盖层的内部子集电极层(107b)的层压结构，能够在没有使FET 帽盖层更厚的情况下保持栅极凹陷的蚀刻精度，并且通过增加子集电 极层的整体厚度，能够制造低电阻子集电极层。日本专利特开 No.2009-224407的图2A和2B示出了内部子集电极电阻(RC2)，与美 国专利No.7015519说明书中的结构中的电阻相比，该内部子集电极电 阻(RC2)大大地减小。

在日本专利特开No.2009-224407的工作实例中，外部子集电极层 (107a)的厚度为200nm，并且内部子集电极层(107b)的厚度为400nm (段落0023)。在日本专利特开No.2009-224407的段落0038中，外部子 集电极层(107a)的厚度优选为50至300nm，并且内部子集电极层(107b) 的厚度优选为300nm以上。

美国专利申请公布No.2007-2778523特开的图3公开了一种BiFET 器件结构，其中HBT集电极电极下面的子集电极层为包括还用作FET帽 盖层的子集电极层(图1的附图标记118的层)和没有用作FET帽盖层的 子集电极层(图1的附图标记121的层)的层压结构，并且该层压结构 的膜厚度比FET欧姆电极下面的帽盖层厚。

在美国专利申请公布No.2007-2778523特开中，图3示出了利用图1 中公开的外延晶片作为层压结构的以图2中示出的工艺制造BIFET器 件，其中层压结构包括在半导体GaAs衬底(101)上方形成的缓冲层 (111)、n-AlGaAs掺杂层(112)、i-AlGaAs间隔物层(113)、InGaAs 沟道层(114)、i-AlGaAs间隔物层(115)、n-AlGaAs掺杂层(116)、 i-AlGaAs势垒层(117)、i-InGaP蚀刻停止层(119)、n⁺-GaAs帽盖层 (118)、n⁺-InGaP蚀刻停止层(104)、n⁺-GaAs子集电极层(121)、 n-GaAs集电极层(122)、p⁺-GaAs基极层(123)、n-InGaP发射极层 (124)、n-GaAs发射极层(125)和n⁺-InGaAs发射极接触层(126)。

发明内容

现在本发明人已经发现了在美国专利No.7015519、日本专利特开 No.2009-224407和美国专利申请公布No.2007-2778523特开中公开的结 构中的下述问题。在美国专利No.7015519说明书中公开的结构中，当 FET栅极凹陷(136)形成得太厚以至栅极凹陷蚀刻精度劣化并且尺寸 精度也变差(23-30行，第四列)时，除了要被蚀刻掉的层外，使用作 HBT子集电极层和FET帽盖层的n⁺-GaAs帽盖层(104)变厚，减小了集 电极电阻以提高HBT特性。也就是说，在美国专利No.7015519说明书中 公开的结构中，降低集电极电阻和栅极凹陷的精确蚀刻是相对的特性， 并且难以实现这些特性之间的平衡。因此，即使在美国专利No.7015519 说明书中公开的结构能够降低HBT子集电极层中的集电极电阻并且提 高HBT特性，但是对于子集电极层(104)的厚度存在着限制。在美国 专利No.7015519说明书的图3中，n⁺-GaAs帽盖层(104)的膜厚度为 350nm，并且证实了很难获得更高的膜厚度。

在日本专利特开No.2009-224407中公开的结构中，集电极电极 (203)形成在外部子集电极层(107a)上方，与美国专利No.7015519 说明书中一样。鉴于FET的要求的栅极凹陷蚀刻精度，难以使集电极电 极(203)下方的子集电极层的膜厚度厚于300nm。日本专利特开 No.2009-224407的图2A和2B示出了虽然日本专利特开No.2009-224407 中的结构具有比美国专利No.7015519说明书中更低的子集电极层中的 电阻，但是该集电极电阻仍然不够低。在日本专利特开No.2009-224407 的图2A和2B中，由外部子集电极层(107b)引起的电阻分量(RC2+RC3) 大约占了总数的百分之60，表明该部分中电阻不够低。

然而，美国专利申请公布No.2007-2778523特开中的技术没有提供 HBT子集电极层厚度和FET帽盖层厚度的具体描述，这些层的优选范围 并不明确，并且没有公开通过降低集电极电阻提高HBT特性和对于满 意的FET栅极凹陷蚀刻精度的设计条件。此外，FET欧姆电极下面的帽 盖层的膜厚度对FET导通电阻具有影响，但是对于这种影响没有描述帽 盖层膜厚度的优选范围。因此美国专利申请公布No.2007-278523特开中 公开的技术不能通过减小HBT集电极电阻来提高HBT特性，并且不能 提供具有低FET导通电阻且还具有满意的FET栅极凹陷蚀刻精度的稳 定的BiFET器件。

根据本发明的一个方面，半导体器件包括：至少包括第一导电类 型子集电极层、集电极层、第二导电类型基极层、第一导电类型的发 射极层、集电极电极、基极电极、发射极电极的异质结双极晶体管； 和包括积聚第一导电类型载流子的沟道层、帽盖层、栅电极、形成在 帽盖层上的一对欧姆电极的场效应晶体管；异质结双极晶体管和场效 应晶体管形成在同一半导体衬底的不同区域上方，其中在异质结双极 晶体管中，子集电极层由包括多个第一导电类型半导体层的层压结构 构成，此外，子集电极层的表面面积比集电极层大，并且在该子集电 极层中，集电极电极形成在从集电极层突出的部分上方；并且在场效 应晶体管中，形成异质结双极晶体管的子集电极层的半导体衬底侧上 的第一导电类型半导体层中的至少一个半导体层还用作帽盖层的至少 一部分，并且异质结双极晶体管中的子集电极层的总膜厚度为500nm或 以上，并且场效应晶体管中的帽盖层的总膜厚度在50nm和300nm之间。

根据本发明的该方面，在同一衬底上包含HBT和FET的半导体器 件，阐明了HBT子集电极层和FET帽盖层的优选膜厚度范围，而且能够 提供在低HBT集电极电阻时具有提高的HBT特性的稳定半导体器件， 并且还提供了伴随着低FET导通电阻的满意的FET栅极凹陷蚀刻精度。 然而，稍后会进行详细描述，根据表1至表2以及图15和图16中示出的 数据，本发明人推导出了膜厚度的优选范围。

具有在同一衬底上方形成的HBT和FET的本发明，能够提供稳定的 半导体器件，其在低HBT集电极电阻的条件下具有提高的HBT特性， 而且具有伴随着低FET导通电阻的满意的FET栅极凹陷蚀刻精度。

附图说明

结合附图，由下面某些优选实施例的描述，本发明的上述和其它 目的、优点和特征将变得更明显，其中：

图1是示出本发明第一实施例的BiFET器件的截面图的图；

图2A是图1的BiFET器件的制造工艺图；

图2B是图1的BiFET器件的制造工艺图；

图2C是图1的BiFET器件的制造工艺图；

图2D是图1的BiFET器件的制造工艺图；

图2E是图1的BiFET器件的制造工艺图；

图2F是图1的BiFET器件的制造工艺图；

图2G是图1的BiFET器件的制造工艺图；

图2H是图1的BiFET器件的制造工艺图；

图3是示出本发明第二实施例的BiFET器件的截面图的图；

图4是示出本发明第三实施例的BiFET器件的截面图的图；

图5是示出本发明第四实施例的BiFET器件的截面图的图；

图6是示出本发明第五实施例的BiFET器件的截面图的图；

图7是示出本发明第六实施例的BiFET器件的截面图的图；

图8是示出本发明第七实施例的BiFET器件的截面图的图；

图9是示出本发明第八实施例的BiFET器件的截面图的图；

图10是示出本发明第九实施例的BiFET器件的截面图的图；

图11是示出本发明第十实施例的BiFET器件的截面图的图；

图12是示出本发明第十一实施例的BiFET器件的截面图的图；

图13是示出本发明第十二实施例的BiFET器件的截面图的图；

图14是示出本发明第十三实施例的BiFET器件的截面图的图；

图15是示出HBT子集电极的总膜厚度和HBT特性之间的关系的曲 线图；并且

图16是示出FET帽盖层的总膜厚度和栅极凹陷蚀刻精度(变化) 以及FET特性之间的内在关系的图表。

具体实施方式

第一实施例

接下来参考图描述本发明的第一实施例的半导体器件的结构和制 造半导体器件的方法以及生产方法。图1是半导体器件的截面图。图2A 至图2H是制造工艺图。为了更容易观察和了解图起见，改变了每个结 构元素的缩小比例和位置，且其与实际元素是不同的。为了方便，省 略了截图中的阴影。衬底、半导体层、以及电极的膜厚度和组成、半 导体层中的杂质浓度和半导体层层压结构都是示例，并且能够根据需 要改变设计。也可以在其它实施例中进行改变。

如图1所示的本实施例的半导体器件101是由形成在同一半导体衬 底1上的不同区域上的一个异质结双极晶体管(HBT)101A和具有不同 阈值电压的两个场效应晶体管(FET)101B和101C构成的BiFET器件。 在该实施例中，FET101B是增强型FET(E-FET)，而FET101C是耗尽 型FET(D-FET)。本实施例的半导体器件101优选用于无线终端的功 率放大器IC和功率放大器模块。

HBT101A由第一导电类型子集电极层、第一导电类型集电极层、 第二导电类型基极层、第一导电类型发射极层、集电极电极、基极电 极和发射极电极组成。FET101B和FET101C包括形成在帽盖层上方的一 对欧姆电极、栅电极、帽盖层和积聚第一导电类型的载流子的沟道层。 本实施例中的示例用来描述第一导电类型为n型而第二导电类型为p型 的情况，然而，也可以利用相反类型的导电性。

HBT 101A和FET 101B和101C共用半导体衬底1和层压在该衬底 上方的半导体层2至13。

半导体衬底1和顺序层压在该衬底上方的半导体层2至13的诸如组 成和膜厚度的特性如下。1：半导体GaAs衬底；2：未掺杂的层压缓冲 层，其具有500nm的膜厚度；3：n⁺-AlGaAs下电子供应层，其具有4nm 的膜厚度，并且掺杂有3.0×10¹⁸cm^-3的硅杂质；4：未掺杂的AlGaAs间 隔物层，其具有2nm的膜厚度；5：未掺杂的InGaAs沟道层，其具有15nm 的膜厚度；6：未掺杂的AlGaAs间隔物层，其具有2nm的膜厚度；7： n⁺-AlGaAs上电子供应层，其具有10nm的膜厚度，并且掺杂有3.0× 10¹⁸cm^-3的硅杂质；8：未掺杂的AlGaAs肖特基层，其具有5nm的膜厚 度；9：未掺杂的InGaP停止层，其具有5nm的膜厚度；10：未掺杂的 AlGaAs肖特基层，其具有25nm的膜厚度；11：未掺杂的InGaP蚀刻停 止层，其具有15nm的膜厚度；12：n-GaAs帽盖层，其具有50nm的膜厚 度，并且掺杂有4.0×10¹⁷cm^-3的硅杂质；13：n⁺-GaAs下子集电极层和 帽盖层，其具有150nm的膜厚度，并且掺杂有4.0×10¹⁸cm^-3的硅杂质。

绝缘区域31形成在半导体层2至10的层压结构中并且在HBT  101A、FET 101B和FET 101C之间，以电隔离HBT 101A、FET 101B和 FET 101C。

在HBT 101A中，半导体层14至21顺序层压在n⁺-GaAs下子集电极 层和帽盖层13上。半导体衬底14至21的诸如组成和膜厚度的特性如下。 14：n⁺-InGaP蚀刻停止层，其具有20nm的膜厚度，并且掺杂有1.0× 10¹⁹cm^-3的硅杂质；15：n⁺-InGaAs上子集电极层，其具有850nm的膜厚 度，且掺杂有4.0×10¹⁸cm^-3的硅杂质；16：n-InGaP蚀刻停止层，其具 有20nm的膜厚度，且掺杂有4.0×10¹⁸cm^-3的硅杂质；17：n-GaAs集电 极层，其具有800nm的膜厚度，且掺杂有1.0×10¹⁶cm^-3的硅杂质；18： p⁺-GaAs基极层，其具有80nm的膜厚度，且掺杂有4.0×10¹⁹cm^-3的碳杂 质；19：n-InGaP发射极层，其具有30nm的膜厚度，且掺杂有4.0×10¹⁷cm^-3的硅杂质；20：n-GaAs发射极镇流层，其具有100nm的膜厚度，且掺杂 有3.0×10¹⁷cm^-3的硅杂质；21：n⁺-InGaAs发射极接触层，其具有100nm 的膜厚度，且掺杂有2.0×10¹⁹cm^-3的硒杂质。

HBT 101A中的子集电极层是由下子集电极层和帽盖层13、蚀刻停 止层14和上子集电极层15构成的层压结构。通过在子集电极层内部形 成蚀刻停止层，能够在半导体器件101的制造过程中分别进行上子集电 极层15的蚀刻和包含下子集电极和帽盖层13/帽盖层12的层压结构的蚀 刻。

由包含下子集电极层和帽盖层13、蚀刻停止层14和上子集电极层 15的层压结构构成的子集电极层具有比上集电极层17更大的形成面 积，并且一对集电极电极28形成在子集电极层中从集电极层17突出的 部分上方。

在半导体器件101的制造过程中，为了以从集电极层17突出的图案 形成子集电极层，以防止半导体层17至19的蚀刻，在子集电极层和上 集电极层17之间形成蚀刻停止层16。

包含发射极镇流层20和发射极接触层21的层压结构被分成两个围 绕凹陷(省略了附图标记)的区域，并且在这些区域中的每一个上方 形成发射极电极30。而且，在包含发射极镇流层20和发射极接触层21 的层压结构内的形成的凹陷(省略了附图标记)内形成接触基极层18 的上层的基极电极29。

在FET 101B中，包含帽盖层12、13的层压结构被分成围绕凹陷(省 略了附图标记)的两个区域。欧姆电极23、24分别形成在每个区域上 方。欧姆电极23是源电极，而欧姆电极24是漏电极。而且，凹陷(省 略了附图标记)形成在肖特基层10上方。在形成在包含帽盖层12、13 的层压结构中的凹陷内部，栅电极22形成为从该凹陷突出。

在FET101C中，包含帽盖层12、13的层压结构被分成围绕凹陷(省 略了附图标记)的两个区域。欧姆电极26、27分别形成在每个区域上 方。欧姆电极26是源电极，而欧姆电极27是漏电极。而且，在形成在 包含帽盖层12、13的层压结构中的凹陷内的肖特基层10上方形成栅电 极25。因此，如以上描述中所述地构造半导体101。

接下来参考图2A-2H中的图的同时，描述半导体器件101的制造方 法。首先在半导体GaAs衬底1上方按顺序层压半导体层(外延层)2至 21，以获得图2A中示出的外延晶片。接下来通过在外延晶片的整个表 面上进行溅射来沉积用来形成发射极电极30的WSi膜，然后利用光致抗 蚀剂作为掩模蚀刻该WSi膜以形成发射极电极30。接下来，利用发射极 电极30作为掩模，蚀刻InGaAs发射极接触层21和GaAs发射极镇流层20， 并同时在包含半导体层20至21的层压结构上方形成凹陷，然后暴露为 发射极电极30形成的区域外部的InGaP发射极层19的表面。在完成上述 过程之后，通过这种方式获得了图2B中所示的结构。

接下来，利用光致抗蚀剂作为掩模，通过蒸发剥离方法，在发射 极层19上形成用来形成基极电极29的Pt-Ti-Pt-Au膜，作为图案；并且通 过热处理将电极金属扩散到发射极层19的上层部分和p⁺-GaAs基极层 18中，以形成基极电极29。然后，利用光致抗蚀剂作为掩模，蚀刻n-InGaP 发射极层19、p⁺-GaAs基极层18、n-GaAs集电极层17和n⁺-InGaP停止层 16，以暴露部分n⁺-GaAs下子集电极层15的表面。在完成上述过程之后， 以该方式获得了图2C中所示的结构。

接下来，利用光致抗蚀剂作为掩模，蚀刻n⁺-GaAs子集电极层15和 n⁺-InGaP停止层14，以暴露部分n⁺-GaAs下子集电极层13的表面。在完 成上述过程之后，通过这种方式获得了图2D中所示的结构。接下来， 利用光致抗蚀剂作为掩模，蚀刻n⁺-GaAs下子集电极层13、n-GaAs帽盖 层12和InGaP停止层11，以暴露部分AlGaAs肖特基层10的表面。在完成 上述过程之后，通过这种方式获得了图2E中所示的结构。

接下来，利用光致抗蚀剂作为掩模，通过注入硼离子，形成元件 间绝缘区域31。在完成上述过程之后，通过这种方式获得了图2F中所 示的结构。

接下来，利用光致抗蚀剂作为掩模，通过蒸发剥离方法，在n⁺-GaAs 上子集电极层15和n⁺-GaAs下子集电极13上方，构图形成用于形成 HBT101A的集电极28、FET101B和FET101C的源电极23、26以及漏电 极23、27的AuGe-Ni-Au欧姆金属；然后合金化以形成与下层的欧姆接 触。在完成上述过程之后，通过这种方式获得了图2G中所示的结构。

接下来，将FET101B上方的栅电极形成部分的光致抗蚀剂形成为 开口图案(栅电极作为反转图案)，然后利用该图案作为掩模，通过 蚀刻AlGaAs肖特基层10和InGaP停止层9形成凹陷。接下来，利用同一 掩模以通过利用蒸发剥离方法形成图案在该凹陷中形成栅电极22。接 下来，将FET101C上方的栅电极形成部分上的光致抗蚀剂形成为开口图 案，然后利用该图案作为掩模，通过利用蒸发剥离方法形成图案，形 成栅电极25。在完成上述过程之后，通过这种方式获得了图2H中所示 的结构101。

在本实施例的半导体器件101中，HBT101A的集电极电极28下方的 子集电极层为层压结构，其包含n⁺-GaAs上子集电极层15(膜厚度 850nm)/n⁺-InGaP蚀刻停止层14(膜厚度20nm)/n⁺-GaAs下子集电极层 13(膜厚度150nm)；并且该结构的总膜厚度设定为1020nm。

在该实施例中，FET101B、101C的帽盖层为层压结构，其包含 n⁺-GaAs层13(膜厚度150nm)/n-GaAs层12(膜厚度50nm)。HBT101A 的下子集电极层13还用作用于FET101B、101C的帽盖层的一部分。可 采用的结构共用HBT/FET之间的半导体层，以便能够实现低成本的外 延晶片。

如果FET101B、101C的帽盖层的总膜厚度太厚，那么在形成栅极 凹陷时降低蚀刻精度。因此，在本实施例中，还用作FET101B、101C 帽盖层的一部分的下子集电极层13具有足以用作FET帽盖层的厚度，并 且当形成FET栅极凹陷时的范围设置在不影响蚀刻精度的范围内(具体 地，150nm的膜厚度)。FET101B、101C帽盖层的总膜厚度也设定为 200nm。

为了使HBT101A中子集电极层的总膜厚度更厚，没有用作 FET101B、101C的帽盖层的一部分的上子集电极层15设定为相对较厚 的尺寸。在该实施例中，使上子集电极层15比下子集电极层13厚，并 且使膜厚度为850nm。在该实施例中，n⁺-InGaP蚀刻停止层14形成在子 集电极层内部，因此即使通过加厚上子集电极层15使子集电极层整体 变厚，蚀刻也能够分成在蚀刻停止层14的上方和下方的蚀刻，使得子 集电极层上的蚀刻将会精确。

表1和图15示出了本发明人改变HBT子集电极层的总膜厚度同时 保持其它所有条件相同时测量功率放大器的集电极电阻和功率增加效 率(PAE)的结果。在这些测量中，下子集电极层13的膜厚度固定在 150nm，同时改变上子集电极层15的膜厚度，以改变子集电极层的整体 厚度。

表1和图15示出：集电极电极28下方的子集电极层的总膜厚度越 厚，集电极电阻越低，并且功率放大器工作时的PAE因子越高。集电极 电极28下方的子集电极层的总膜厚度越厚，允许在子集电极层内横向 流动的集电极电流路径32上的横截面积越大，并且用于降低集电极电 阻。因此集电极电极28下方的子集电极层优选具有较厚的总膜厚度。 集电极电极28下方的子集电极层的总膜厚度设定为500nm或以上，更优 选地设定在800nm或以上。在表1示出的数据中，在集电极电极28下方 的子集电极层中的总膜厚度为500nm或以上时，集电极电阻为4.0欧姆 以下；在集电极电极28下方的子集电极层的总膜厚度为800nm或以上 时，集电极电阻为3.4欧姆或以下。

在描述“背景技术”的段落中的日本专利特开No.2009-224407中 描述的BiFET器件中，集电极电极下方的子集电极层的厚度优选为50 至300nm。如表1中所示，与集电极层电极下方的子集电极层厚度为 300nm或以下的日本专利特开No.2009-224407的集电极电阻相比，集电 极电极下方的子集电极层厚度为1020nm的本实施例中的集电极电阻降 低了40％或更多。

表2和图16示出了对于不同的FET帽盖层厚度测量FET导通电阻 (Ron)和FET栅极凹陷蚀刻的变化的结果。在这些测量中，改变还用 作FET帽盖层13的HBT下子集电极层的膜厚度，以改变整个帽盖层的膜 厚度，同时FET帽盖层12的膜厚度固定为50nm，并且HBT上子集电极 层15的膜厚度固定为850nm。表2和图16示出：随着帽盖层的总膜厚度 增加，FET栅极凹陷的蚀刻精度降低，并且FET栅极凹陷的蚀刻壁表面 上的变化增加。还如表2和图16中所示，当帽盖层的总厚度减小时FET 导通电阻增加。FET栅极凹陷的壁表面上的蚀刻程度内的变化优选为 30nm或以下，并且FET导通电阻优选为2.0ohm-mm或以下，从而为了 获得FET栅极凹陷上的满意的蚀刻精度，并降低FET导通电阻，FET帽 盖层的整体膜厚度在50nm和300nm之间。

在本实施例中，比HBT子集电极层薄的帽盖层形成在FET欧姆电极 下面。使帽盖层变厚能够增加帽盖层内横向流动的漏电流路径的横截 面积，但是不能增加垂直流动的漏电流路径33的横截面积。因此50至 300nm的总膜厚度的帽盖层充分降低了导通电阻，而没有使蚀刻变化变 差。

如表2中所示，本实施例中的200nm的总膜厚度的帽盖层提供了满 意的蚀刻精度，并且栅极凹陷蚀刻变化为21nm(±10.5nm)。而且， FET导通电阻为1.40ohm-mm。然而在总膜厚度为300至350nm的专利文 献1和2中的帽盖层中，同样的变化为28nm(±14nm)。因此具有200nm 的总膜厚度的本实施例的帽盖层内的同样的变化是专利文献1和2内的 同样变化的75％。因此，50nm和200nm之间的总膜厚度对于FET帽盖层 来说是优选的。

在本实施例中，HBT101A的子集电极层内的n掺杂杂质浓度设定如 下。下子集电极层13的硅杂质浓度为4.0×10¹⁸cm^-3，蚀刻停止层14的硅 杂质浓度为1.0×10¹⁹cm^-3，上子集电极层15的硅杂质浓度为4.0× 10¹⁸cm^-3。这些层中的n型杂质浓度并不限于上述，并且能够根据需要来 改变。然而，蚀刻停止层14的n型杂质浓度优选与子集电极层中的其它 半导体层13、15的n型杂质浓度相同或更高。而且，为了实现与集电极 电极28的低电阻欧姆接触，也为了横向沿着集电极电流路径32的低电 阻而没有耗尽子集电极层，整个子集电极层的n型杂质的平均浓度优选 为2.0×10¹⁸cm^-3或以上。

因此，如上所述的本实施例能够提供一种稳定的半导体器件，其 中HBT和FET都形成在同一衬底上，在降低HBT集电极电阻的同时改进 了HBT特性，并且还获得了满意的FET栅极凹陷蚀刻精度，同时实现了 低的FET导通电阻。

第二实施例

接下来参考图3描述本发明的第二实施例的半导体器件的结构。与 第一实施例相同的结构元素分配有相同的附图标记，并省略了它们的 描述。

本实施例的半导体器件102是一种BiFET器件，与第一实施例中一 样，其由形成在同一半导体衬底1上的不同区域中的一个异质结双极晶 体管(HBT)102A和具有不同的阈值电压的两个场效应晶体管(FET) 102B和102C组成。同样在本实施例中，FET102B是E-FET(增强型FET)， 而FET102C是D-FET(耗尽型FET)。

本实施例中的半导体器件102的基本结构与第一实施例中的相同。 与FET帽盖层是包含n-GaAS层12和n⁺-GaAs层13的两层层压结构的第 一实施例相比，在本实施例中，FET102B和102C帽盖层是由n⁺-GaAs层 13的单层结构构成的欧姆帽盖层。在本实施例中n⁺-GaAs层13的膜厚度 为200nm。帽盖层的总膜厚度与第一实施相同。

在本实施例中，HBT102A子集电极层的总膜厚度为1020nm，并且 FET102B、102C帽盖层的总膜厚度为200nm。因此，与第一实施例相同 的是，本实施例也能提供一种稳定的半导体器件，其中HBT和FET都形 成在同一衬底上方，在降低了HBT集电极电阻的同时改进了HBT特性， 实现了满意的FET栅极凹陷蚀刻精度，以及低的FET导通电阻。

除了上述效果之外，本实施例的半导体器件展示出更好的效果， 即FET102B、102C中的导通电阻比第一实施例低，因为FET帽盖层的总 膜厚度设定为与第一实施例相同的条件，在整个帽盖层中、在n⁺-GaAs 层13中和在n-GaAs层12部分中，n杂质浓度更高。在本发明人测量的实 施例示例中，导通时的FET102B、102C的导通电阻是1.20ohm-mm。

第三实施例

接下来参考图4描述本发明的第三实施例的半导体器件的结构。与 第一实施例相同的结构元素分配有相同的附图标记，并省略了它们的 描述。

本实施例的半导体器件103是一种BiFET器件，其由形成在同一半 导体衬底1上的不同区域中的一个异质结双极晶体管HBT 103A和一个 场效应晶体管FET103C组成。在本实施例中，FET 103C是D-FET。

除了没有E-FET之外，本实施例的基本结构与第一实施例相同。现 在不需要形成E-FET栅极凹陷所要求的InGaP停止层9。因此，代替第一 实施例中的InGaP停止层9和形成在InGaP停止层9上方和下方的未掺杂 的AlGaAs肖特基层8和10，本实施例包含形成为合并了这些膜厚度的未 掺杂的AlGaAs肖特基层34。

因此与第一实施例相同的是，本实施例也能提供一种稳定的半导 体器件，其中HBT和FET都形成在同一衬底上方，在降低HBT集电极电 阻的同时改进了HBT特性，还实现了满意的FET栅极凹陷蚀刻精度，以 及低的FET导通电阻。除了上述效果之外，不再需要InGaP停止层9，减 少了外延晶片中半导体层的数目，使得实现了进一步的效果：能够以 比第一实施例低的成本制造半导体器件。

第四实施例

接下来参考图5描述本发明的第四实施例的半导体器件的结构。与 第三实施例相同的结构元素分配有相同的附图标记，并省略了它们的 描述。

本实施例的半导体器件104是一种BiFET器件，与第三实施例相同 地，其由形成在同一半导体衬底1上的不同区域中的一个异质结双极晶 体管HBT 104A和一个场效应晶体管FET104C组成。在本实施例中，FET 104C也是D-FET。在第三实施例中，为了在D-FET103C上形成栅极凹 陷，使用InGaP停止层11作为未掺杂层；然而，也可以使用高浓度掺杂 硅杂质的n⁺-InGaP层。本实施例的半导体器件104与第三实施例的基本 结构相同。使用1.0×10¹⁹cm^-3的硅杂质掺杂的n⁺-InGaP停止层35(膜厚 度15nm)代替了未掺杂的InGaP停止层11。

因此，与第一实施例相同的是，本实施例也能提供一种稳定的半 导体器件，其中HBT和FET都形成在同一衬底上方，在降低HBT集电极 电阻的同时改进了HBT特性，并且实现了满意的FET栅极凹陷蚀刻精 度，以及低的FET导通电阻。除了上述效果之外，在FET104C中减少了 从帽盖层12、13到沟道层5的凹陷电阻；展示出了FET导通电阻进一步 减小的效果。在由本发明人测量的实施例示例中，导通时的凹陷电阻 为1.10ohm-mm。

第五实施例

接下来参考图6描述本发明的第五实施例的半导体器件的结构。与 第一实施例相同的结构元素分配有相同的附图标记，并省略了它们的 描述。

本实施例的半导体器件105是一种BiFET器件，与第三实施例相同 地，其由形成在同一半导体衬底1上的不同区域上方的一个异质结双极 晶体管HBT 105A和一个场效应晶体管FET 105C组成。在本实施例中， FET 105C也是D-FET。在本实施例中，FET 105C的帽盖层是由是 n⁺-GaAs层13(膜厚度200)的单层结构构成的欧姆帽盖层，与第二实 施例相同。其它的基本结构与第三实施例相同。在第三实施例中的 FET103C的栅电极25中，通过移除帽盖层形成凹陷的底表面。然而，在 本实施例中，在相同的凹陷内部，进一步形成了窄的凹陷，并且在该 窄的凹陷内形成栅电极25。在本实施例中，未掺杂的InGaP蚀刻停止层 36和未掺杂的GaAs层37形成在未掺杂的AlGaAs肖特基层8和未掺杂的 InGaP蚀刻停止层11之间。而且，在本实施例中，栅电极的形成部分和 相邻的光致抗蚀剂图案被设置为掩模，并且利用InGaP层36作为停止层 来蚀刻未掺杂的GaAs层37，然后利用同一光致抗蚀剂作为掩模来蚀刻 InGaP停止层36，从而形成窄的凹陷。

与第一实施例相同的是，本实施例也能提供一种稳定的半导体器 件，其中HBT和FET都形成在同一衬底上方，在降低HBT集电极电阻的 同时改进了HBT特性，实现了满意的FET栅极凹陷蚀刻精度以及低的 FET导通电阻。

第六至第九实施例

接下来参考图7至图10描述本发明的第六至第九实施例的半导体 器件的结构。与第一实施例相同的结构元素分配有相同的附图标记， 并省略了它们的描述。在第一至第五实施例中，为了通过形成绝缘区 域来隔离HBT和FET器件(或元件)，在移除了FET帽盖层的区域中注 入了硼离子。然而，可以通过除离子注入之外的元件隔离方法或通过 不同的注入离子或不同的离子注入条件形成该绝缘区域。

图7中示出的第六实施例的半导体器件106是一种BiFET器件，其由 形成在同一半导体衬底1上方的不同区域中的一个异质结双极晶体管 HBT106A和具有不同阈值电压的两个场效应晶体管FET106B和106C组 成，与第一实施例中一样。同样在本实施例中，FET106B是E-FET，而 FET106C是D-FET。

本实施例的基本结构与第一实施例相同，然而，为了隔离元件， 通过蚀刻移除在HBT106A、HBT106B和HBT106C元件之间的从肖特基 层10到缓冲层的上部的半导体层，形成了台面38。

图8中示出的第七实施例的半导体器件107是一种BiFET器件，其由 形成在同一半导体衬底1上方的不同区域中的一个异质结双极晶体管 HBT107A和具有不同阈值电压的两个场效应晶体管FET 107B和FET  107C组成，与第一实施例中一样。同样在本实施例中，FET 107B是 E-FET，而FET107C是D-FET。本实施例的基本结构与第一实施例相同， 然而，在本实施例中没有对HBT 107A、FET 107B和FET 107C元件之间 的帽盖层12、13进行蚀刻，并且从该表面注入硼离子，以通过形成绝 缘区域39隔离元件。通过在比第一实施例中的离子注入条件更高能量 条件下注入离子，绝缘区域39能够形成得更深，并且与第一实施例相 同的是，绝缘区域39能够形成到缓冲层2的上层。

图9中示出的第八实施例的半导体器件108是一种BiFET器件，其由 形成在同一半导体衬底1上方的不同区域中的一个异质结双极晶体管 HBT108A和具有不同阈值电压两个场效应晶体管FET108B和108C组 成，与第一实施例中一样。同样在本实施例中，FET108B是E-FET，而 FET108C是D-FET。本实施例的基本结构与第一实施例相同，然而，在 本实施例中，HBT108A、FET108B和FET108C元件之间的上子集电极 层15没有被蚀刻掉，而是通过从该表面注入氦离子形成隔离区域40来 隔离元件。通过利用具有比第一实施例中使用的离子类型更轻质量的 氦离子，能够使得绝缘区域40更深，并且与第一实施例一样，绝缘区 域40能够形成为直到缓冲层2的上层部分。

图10中示出的第九实施例的半导体器件109是一种BiFET器件，其 由形成在同一半导体衬底1上方的不同区域中的一个异质结双极晶体 管HBT109A和具有不同阈值电压的两个场效应晶体管FET109B和109C 组成，与第一实施例中一样。同样在本实施例中，FET109B是E-FET， 而FET109C是D-FET。

本实施例的基本结构与第一实施例相同，然而，在本实施例中， 集电极层17保留在HBT109A、FET109B和FET109C元件(器件)之间， 并且从该表面注入氦离子以通过形成绝缘区域41隔离元件。与第八实 施例相比，在更高能量条件下注入离子，允许形成深的绝缘区域41， 并且该绝缘区域41能够形成到缓冲层2的上层，与第八实施例相同。

与第一实施例相同的是，第六至第九实施例也能提供稳定的半导 体器件，其中HBT和FET都形成在同一衬底上方，在降低HBT集电极电 阻的同时改进了HBT特性，还实现了满意的FET栅极凹陷蚀刻精度以及 低的FET导通电阻。

第十实施例

接下来参考图11描述本发明的第十实施例的半导体器件的结构。 与第一实施例相同的结构元素分配有相同的附图标记，并省略了它们 的描述。

本实施例的半导体器件110是一种BiFET器件，其由形成在同一半 导体衬底1上方的不同区域中的一个异质结双极晶体管HBT110A和具 有不同阈值电压的两个场效应晶体管FET110B和110C组成，与第一实 施例中相同。同样在本实施例中，FET110B是E-FET，而FET110C是 D-FET。

本实施例的基本结构与第一实施例相同，然而，与FET欧姆电极 安装在n⁺-GaAs帽盖层13上方的第一实施例相反地，在本实施例中， n⁺-InGaP蚀刻停止层14留在了帽盖层13上方，并且在FET110B、FET 110C上方形成欧姆电极23、24、26、27。

与第一实施例相同的是，本实施例也能提供一种稳定的半导体器 件，其中HBT和FET都形成在同一衬底上方，在降低HBT集电极电阻的 同时改进了HBT特性，还实现了满意的FET栅极凹陷蚀刻精度以及低的 FET导通电阻。而且，与GaAs层相比，InGaP层具有高的n杂质浓度， 而且具有低肖特基势垒，使得能够减小与欧姆电极的接触电阻。因此， 比第一实施例相比，本实施例具有更低的FET导通电阻。

第十一实施例

接下来参考图12描述本发明的第十一实施例的半导体器件的结 构。与第一实施例相同的结构元素分配有相同的附图标记，并省略了 它们的描述。

本实施例的半导体器件111是一种BiFET器件，其由形成在同一半 导体衬底1上方的不同区域中的一个异质结双极晶体管HBT111A和具 有不同阈值电压的两个场效应晶体管FET111B和111C组成，与第一实 施例中相同。同样在本实施例中，FET 111B是E-FET，而FET 111C是 D-FET。

在第一至第十实施例中，FET沟道结构是n⁺-AlGaAs上电子供应层 7/未掺杂的AlGaAs间隔物层6/未掺杂的InGaAs沟道层5/未掺杂的 AlGaAs间隔物层4/n⁺-AlGaAs下电子供应层3的层压结构，然而也可以 使用其它的沟道结构。本实施例的基本结构与第一实施例相同，然而， 本实施例中FET111B、111C的沟道结构是单层结构，其是具有 5.0×10¹⁷cm^-3的n杂质掺杂的n-GaAs沟道层42(膜厚度50nm)。

与第一实施例相同，本实施例也能提供一种稳定的半导体器件， 其中HBT和FET都形成在同一衬底上方，在降低HBT集电极电阻的同时 改进了HBT特性，还实现了满意的FET栅极凹陷蚀刻精度以及低的FET 导通电阻。

第十二和十三实施例

接下来参考图13和图14描述本发明的第十二和第十三实施例的半 导体器件的结构。与第一实施例相同的结构元素分配有相同的附图标 记，并省略了它们的描述。

在第一实施例中，HBT和两个FET元件是通过绝缘区域隔离的，但 是邻接不同元件的两个电极可以共用。

图13中示出的第十二实施例的半导体器件112是一种BiFET器件， 其由形成在同一半导体衬底1上方的不同区域中的一个异质结双极晶 体管HBT112A和具有不同阈值电压的两个场效应晶体管FET112B和 112C组成，与第一实施例中相同。同样在本实施例中，FET 112B是 E-FET，而FET 112C是D-FET。本实施例的基本结构与第一实施例相同， 然而在本实施例中，在HBT112A和与该HBT邻接的FET112C之间没有 绝缘区域31；HBT112A的一个集电极电极28和FET112C的源电极26接 合在一起，以形成共用欧姆电极43。

图14中示出的第十三实施例的半导体器件113是一种BiFET器件， 其由形成在同一半导体衬底1上方的不同区域中的一个异质结双极晶 体管HBT 113A和具有不同阈值电压的两个场效应晶体管FET 113B和 113C组成，与第一实施例中相同。同样在本实施例中，FET113B是 E-FET，而FET113C是D-FET。本实施例的基本结构与第一实施例相同， 然而在E-FET 113B和D-FET 113C之间没有绝缘区域31；E-FET 113B的 源电极23和D-FET 113C的漏电极27一起形成共用欧姆电极44。

因此，与第一实施例相同，本实施例也能提供一种稳定的半导体 器件，其中HBT和FET都形成在同一衬底上方，在降低HBT集电极电阻 的同时改进了HBT特性，还实现了满意的FET栅极凹陷蚀刻精度以及低 的FET导通电阻。而且在这些实施例中，由于电极共用，因此可以以紧 凑尺寸制造芯片。虽然在图中没有示出，但可以使用各种图案来共用 电极。如果例如同一衬底包含多个HBT，那么相邻的HBT的集电极电 极中的一个可以共用。

设计变化

本发明并不限于上述实施例，在没有偏离本发明的范围和精神的 范围内，可以随意进行设计变化。在上述实施例的描述中，例如，BiFET 器件利用GaAs衬底作为半导体衬底1；然而，可以使用其它衬底作为半 导体衬底1，诸如InP衬底或GaN衬底。同样在上述实施例中，n-GaAs 层是HBT的集电极层17，但是可以使用未掺杂的层作为集电极层。使 用n⁺-InGaP作为在HBT的集电极层和子集电极层之间形成的蚀刻停止 层16，然而，可以使用未掺杂的层作为该蚀刻停止层。

表1

表2