异质金属堆叠栅SSGOI pMOSFET器件结构

摘要

本发明公开了一种异质金属堆叠栅SSGOI pMOSFET器件结构，自上而下依次包括：异质金属堆叠栅结构；栅绝缘层；本征或者n

说明书

技术领域

本发明涉及微电子领域中一种半导体MOSFET器件结构，具体来说是一种异质金属堆叠栅SSGOI pMOSFET器件结构。

背景技术

随着现代半导体器件的特征长度不断减小，其发展越来越受物理极限方面的限制，高速高性能器件的需求也越来越强烈，此时提高载流子迁移率则成为了一个有效的手段。目前通过缩小传统硅工艺特征尺寸遇到很多阻碍，各种次生物理效应不断显现。为了延续摩尔定律的预测，器件结构的改进以及新材料的引入可能会对器件特性的提高起到重要的推动作用，所以新的材料和结构的设计研究受到了人们的关注。另一方面，在硅基应变Si/SiGe异质结构中，由双轴应变所引起的能带分裂同样可以使应变Si中的空穴迁移率得到显著增强，并且由于与Si工艺兼容，使应变Si MOSFET得到广泛应用。SSOI(Strained Silicon-on-Insulator)、SGOI(SiGe-on-Insulator)以及应变SGOI(SSGOI)MOSFET正是在这种技术要求下被提出来的。在这些新的材料和结构中，绝缘层上硅(SOI)和应变硅(SSi)是非常有发展前景的SOI材料，即绝缘体上硅材料(Silicon-On-Insulator)，被公认为“21世纪硅集成电路技术”的基础，它能突破体硅材料的诸多限制，可有效消除CMOS电路中的闩锁效应、能有效抑制MOSFET器件的小尺寸效应，在航天领域、光电子领域，以及微机械系统、三维立体电路等方面有广阔的应用前景。

发明内容

本发明的目的是利用现有的常规Si SOI工艺，提供一种具有高速高性能的新型异质金属堆叠栅SSGOI pMOSFET器件结构。

一种异质金属堆叠栅SSGOI pMOSFET器件结构，自上而下依次包括：

异质金属堆叠栅结构；栅绝缘层；本征或者n^-掺杂应变Si沟道层；本征或者n^-掺杂组分渐变的应变Si_1-xGe_x层；n掺杂弛豫Si_1-yGe_y层；台阶式埋氧层；n掺杂衬底部分，由n⁺掺杂弛豫Si_1-yGe_y层，n^-掺杂弛豫Si_1-yGe_y缓冲层、n掺杂驰豫SiGe渐变层以及n^-掺杂单晶Si(100)衬底四部分构成。

所述的SSGOI pMOSFET器件结构，所述异质金属堆叠栅结构包括一个靠近源端的金属栅极M1，一个靠近漏端的金属栅极M2，以及在M1、M2之上的金属栅极M3，M1和M2完全被M3覆盖，并且栅极M1的功函数W_M1、栅极M2的功函数W_M2、金属栅极M3的功函数W_M3应满足W_M1＜W_M3，W_M1＜W_M2；若W_M2＜W_M3，则M1、M2和M3的几何结构参数设计还需要满足以下限制条件：

$S.t.\left(\begin{array}{c}{t}_{d,M1}^{M1/M3}\le t_{C,M1}\le t_{M1};\\ t_{d,M2}^{M2/M3}\le t_{C,M2}\le t_{M2};\\ t_{M1}=t_{M2};\\ t_{d,M1}^{M1/M2}\le L_{M1}.\end{array}\right)$

。

所述的SSGOI pMOSFET器件结构，位于本征或者n^-掺杂应变Si沟道层之下的本征或者n^-掺杂组分应变的Si_1-xGe_x层中，Ge组分x是渐变的，该层靠近本征或者n^-掺杂应变Si沟道层界面处的Ge组分x≈0，靠近n掺杂弛豫Si_1-yGe_y层界面处的Ge组分x＝y。

所述的SSGOI pMOSFET器件结构，所述台阶式埋氧层采用台阶式结构，并且氧化层的台阶高度小于所述台阶式埋氧层的厚度，氧化层的台阶宽度等于沟道长度。

所述的SSGOI pMOSFET器件结构，在所述台阶式埋氧层的“台阶”之下引入n⁺掺杂弛豫Si_1-yGe_y层。

引入异质金属堆叠栅结构一方面提高了空穴在沟道中的输运速度、传输效率、输出电流以及截止频率，并抑制了漏致势垒降低(DIBL)效应，一方面可以通过灵活调节M1、M2和M3的功函数，根据具体的设计要求方便的调节器件的阈值电压；双轴应变Si层可提高空穴的迁移率；组分渐变的应变Si_1-xGe_x层“抹平”了Si/SiGe异质结的价带断续ΔE_V，使空穴只在应变Si沟道表面积累，有利于栅极控制空穴在沟道中的输运。台阶式埋氧层一定程度上 可以改善器件的自加热效应以及亚阈特性，减小器件亚阈摆幅；在埋氧层台阶之下引入的一层很薄的n⁺掺杂弛豫Si_1-yGe_y层可以使漏端的一部分电力线终止于衬底部分，从而减少进入沟道的电力线数目，减小DIBL效应。

对于本发明的说明，主要集中于“栅极工程”、“衬底工程”两部分以及本征或者n^-掺杂Ge组分渐变的应变Si_1-xGe_x层，其他的结构部分则具有通常的意义。

(1)栅极工程

为了进一步提高SSGOI pMOSFET器件的性能，本发明采用由三种金属M1、M2和M3构成的异质金属堆叠栅结构。这种结构的优点首先在于M1和M2构成并列的异质双栅，使沟道表面电势呈阶梯分布，阶梯的大小取决于两种栅极的金属功函数之差，异质双栅使得空穴在源端的初始速度增大，同时削弱了漏端的电场，使空穴平均漂移速度增加，提高了空穴输运效率、驱动电流和截止频率，并且也抑制了沟道长度减小所导致的短沟道和DIBL效应。沟道最小表面势点位于靠近源极一侧的栅极M1之下，阈值电压以及其他电学特性取决于这一侧栅极的功函数，因而M1也被称为“控制栅”。除了金属多晶栅M1的功函数可以灵活选择之外，还可以通过调节M1和与其并列的金属栅极M2二者的长度之比来调节阈值电压。随着二者比值的变化，阈值电压V_t也随之变化，随着比值的增大，沟道表面势“阶梯”向漏端移动，表面势分布接近于以M2为单一栅极的应变Si沟道的电势分布，此时的最小表面势点随该比值的变化很小。此外，M1和M2构成并列的异质双栅还提高了应变Si沟道近源端的电场，使空穴的平均漂移速度大于饱和速度。呈阶梯分布的沟道电势使电场梯度在M1与M2的交界处发生变化。当电场对空穴加速时间小于能量弛豫时间时，空穴的漂移速度受到电场梯度的较大影响，在短时间内达到极大值，形成非稳态输运过程，即速度过冲。速度过冲会在传统的沟道漂移-扩散电流上额外叠加一个过冲电流分量，使器件总的驱动电流增大。

另一方面，当MOSFET器件的特征尺寸进入深亚微米之后，栅氧化层随之减薄，而多晶Si栅极的栅耗尽效应则逐渐显现，不利于特征尺寸的进一步减小，并且由于小尺寸器件使用高k介质的栅氧化层，考虑到多晶硅与高k介质的费米能级钉扎效应，则必须使用金属栅电极代替传统的多晶Si栅电极。 此外，n⁺和p⁺多晶Si栅极的功函数分别为4.2eV和5.2eV左右，如果纵向仅仅使用一层金属作为栅极，那么在同样的MOSFET阈值电压设计要求下，则须使用中间带隙的金属，其功函数约为4.7eV，与半导体Si的功函数接近，所以这样的金属作为栅极不能得到功函数差来保证较小的|V_t|值。在这种情况之下，本发明在并列的金属栅M1、M2之上选择了层叠的栅极M3，这样可以通过M1、M2和M3功函数以及厚度的不同组合来灵活设计器件的阈值电压。

金属栅极相互接触时，在其接触界面处会发生原子互扩散现象，形成合金。并且栅极的厚度减小到一定程度时，功函数将随着厚度的变化而变化，而不在是某一固定值，设此时金属i的临界厚度为t_C，i(i＝M1，M2，M3)，金属栅极相互接触时，电子会在接触界面处自低功函数金属向高功函数金属转移，当M1和M3组成的异质堆叠栅系统平衡时，二者与半导体中的费米能级达到统一，此时电子转移所形成的偶极层达到最大值，设为t_d，且偶极层主要存在于较低功函数金属中。为了保证M1、M2和M3组成的异质金属堆叠栅能在沟道中形成明显的阶梯电势分布，并且保持各自的功函数(分别为W_M1 W_M2W_M3)而不发生调变效应，在本发明中，首先应满足W_M1＜W_M3，W_M1＜W_M2。除此之外，若W_M2＜W_M3，则M1、M2和M3的几何结构参数设计还需要满足以下限制条件：

$S.t.\left(\begin{array}{c}{t}_{d,M1}^{M1/M3}\le t_{C,M1}\le t_{M1};\\ t_{d,M2}^{M2/M3}\le t_{C,M2}\le t_{M2};\\ t_{M1}=t_{M2};\\ t_{d,M1}^{M1/M2}\le L_{M1}.\end{array}\right)$

若W_M2＝W_M3，则本发明中的堆叠栅结构简化为M1和M2(M3)“直角折角覆盖式”栅极，主要设计M1和M2的几何参数即可，其几何参数限制条件为：

$S.t.\left(\begin{array}{c}{t}_{d,M1}^{M1/M2}\le t_{C,M1}\le t_{M1};\\ t_{d,M1}^{M1/M2}\le L_{M1}.\end{array}\right)$

若W_M2＞W_M3，则M1、M2和M3的几何结构参数设计需要满足的限制条件为：

$S.t.\left(\begin{array}{c}{t}_{d,M1}^{M1/M3}\le t_{C,M1}\le t_{M1};\\ t_{M1}=t_{M2};\\ t_{d,M3}^{M2/M3}\le t_{M3};\\ t_{d,M1}^{M1/M2}\le L_{M1}.\end{array}\right)$

这三组限制条件中的符号含义列于下表。金属的临界厚度与偶极层最大值由可由量子力学以及微观粒子统计分布规律来得到。参考说明书附图2，M1和M3构成的层叠金属控制栅的功函数与半导体功函数差由与绝缘栅接触的最底层金属栅极M1的功函数决定，其功函数可以表示为(W_S-W_M1)，W_S为半导体的功函数。

  L_M1  t_M1  t_M2  t_M3  M1栅极长度   M1栅极厚度   M2栅极厚度   M3栅极厚度

(2)衬底工程

SGOI MOSFET结合了SOI MOSFET和体Si MOSFET的优点，具有陡峭的亚阈斜率、较小的短沟道效应、较高的载流子迁移率、较低的阈值电压变化等优势，所有的这些优异的参数特性都是源于在Si衬底中引入了一层埋氧SiO₂材料以及在沟道区域的Si层中施加了应力。引入的埋氧SiO₂材料把沟道区域和体Si衬底区域在电学上隔离开来。然而，由于引入的埋氧层SiO₂材料的热导率(1.4Wm^-1K^-1)远小于体Si的热导率(145Wm^-1K^-1)，因此埋氧材料也不可避免地将体Si衬底区域和沟道区域从热学上隔离开来。另外，衬底晶圆的双轴全局应变也提高了器件的迁移率。为了实现晶圆级全局应力，需要生长厚的驰豫Si_1-yGe_y缓冲层以及确保Si_1-yGe_y缓冲层表面处有较低的缺陷密度。应变Si沟道层3下面的弛豫Si_1-yGe_y缓冲层的热导率(约为0.05Wm^-1K^-1)也远低于体Si的热导率，这样厚的缓冲层会造成沟道区热量的积累，沟道区 域温度的升高会引起散射几率的增加，造成载流子迁移率的减小。

由于以上这些问题的存在，在SGOI MOSFET中会出现严重的的自加热效应，大大降低了器件的热致可靠性。为了减小这种器件结构的自加热效应，一般可以通过减薄埋氧SiO₂层厚度来达到。为了减小SGOI器件的自加热效应同时不影响器件的源漏电容，本发明使用台阶式埋氧SSGOI结构。如说明书附图3所示，该结构中通过减薄沟道区域正下方埋氧层的厚度来达到减小器件自加热的目的。亚阈摆幅S与晶格温度成正比，与埋氧层厚度成反比。对于本发明的台阶式埋氧的SSGOI pMOSFET结构，当驰豫Si_1-yGe_y缓冲层中的Ge组分一定，S随着沟道正下方所对应的埋氧层的厚度t_step-BOX的增加而减小。如果器件的特征尺寸缩小到深亚微米，埋氧层的厚度又会对DIBL效应产生影响。从漏端发出的电力线横向延伸到了沟道区域，造成沟道的平行电场增大，导致亚阈摆幅增大。由于薄的埋氧层减小了延伸到沟道区的电力线条数，有一部分电力线直接穿过埋氧层进入了衬底，减小了平行电场强度，因此会造成亚阈摆幅S在某一个t_step-BOX厚度下会出现一个最小值。此外，器件中产生的热量绝大多数集中在沟道区域与漏端的交界面附近。这是由于在沟道和漏端交界处的电场强度最大，产生的热量最多。随着t_step-BOX的减小，可以降低最大晶格温度。因此可以运用计算机仿真工具对t_step-BOX的值进行优化，在减小SSGOI pMOSFET自加热效应的同时也减小了器件的亚阈摆幅。

为了在深亚微米尺寸下继续保持本发明中台阶式埋氧SSGOI pMOSFET的优良性能，需要解决两个问题：1)减小沟致势垒降低效应；2)维持陡峭的亚阈摆幅。而Ground Plane(GP)是一种用来减小DIBL效应的器件技术，该技术可以减小进入沟道的电力线的数目而直接将器件漏端发出的一部分电力线终止于SOI MOSFET的衬底之中。现在把这种技术引入到双台阶式埋氧SSGOI pMOSFET中，在埋氧层的“台阶”之下引入了一层很薄的n⁺掺杂弛豫Si_1-yGe_y层(掺杂浓度的典型值为1×10¹⁸cm^-3)，叠加在n^-掺杂弛豫Si_1-yGe_y层之上，与n^-掺杂弛豫Si_1-yGe_y层、n^-掺杂单晶Si(100)共同构成衬底部分。

引入n⁺掺杂弛豫Si_1-yGe_y薄层以后，在同样的Ge组分y的情况下，DIBL效应可以得到很好的抑制。这是因为引入该层之后，在埋氧层的“台阶”之下的衬底区域会多出一层很薄的、极性为正的固定电荷层，这相当于在台阶区域中引入了一层薄的正偶极层，这会导致从漏端出发的电力线更多地终止于 该偶极层，造成平行于沟道的电场强度减小，沟道区域与漏端之间的耗尽区的宽度减小，栅端对沟道区域的电荷的控制能力增强。可以减小器件阈值电压的漂移，抑制短沟道效应。

(3)Ge组分渐变的应变Si_1-xGe_x层

国内外理论和实验都已证实，空穴迁移率在应变Si中确实得到了提高。双轴张应变使得沟道内空穴迁移率在室温下提高了40％，在低温下甚至可以提高到200％。参考说明书附图4我们可以看到，在Si层的表面形成了一个较深的空穴量子阱，对空穴形成一定的限制。并且在应变Si/SiGe界面有价带的突变ΔE_V，由于这种价带的不连续，就会在表面沟道之外形成一个寄生的埋层空穴沟道，它会降低栅氧下表面沟道中空穴的面密度，使其部分限制在Si/SiGe界面，从而限制了性能的提高。对此，将器件结构进一步优化和改善，在应变Si沟道之下引入Ge组分渐变的应变Si_1-xGe_x层，该层靠近应变Si沟道界面处的Ge组分x≈0，靠近弛豫Si_1-yGe_y层界面处的Ge组分x＝y。加入此层的目的是“抹平”Si/SiGe异质结的价带断续ΔE_V，使图4的能带平滑，在驰豫Si_1-yGe_y层中没有突变的空穴势垒，使寄生沟道消失，更多的空穴都在表面Si沟道中积累，提高沟道中的空穴面密度，并且使器件的跨导增大。

附图说明

图1为本发明异质金属堆叠栅SSGOI pMOSFET器件的结构示意图。

图2为本发明中由M3/M1/氧化物/半导体所组成的MOS系统达到热平衡时能带结构示意图。

图3为本发明中SSGOI以及n掺杂的衬底部分的结构示意图。

图4为本发明中由应变Si/应变Si_1-xGe_x/弛豫Si_1-yGe_y所组成的系统平带结构示意图(虚线表示的是当x＞y时的能带对准)。

图5为本发明实现异质金属堆叠栅结构的基本工艺过程。

具体实施方式

如图1所示，本发明的异质金属堆叠栅SSGOI pMOSFET器件结构包括：异质金属堆叠栅结构1；栅绝缘层2；本征或者n^-掺杂应变Si沟道层3；本征或者n^-掺杂组分渐变的应变Si_1-xGe_x层4；n掺杂弛豫Si_1-yGe_y层5；台阶式埋氧层6； n掺杂的衬底部分7，参考图3，n掺杂的衬底部分7自上而下依次为一层很薄(5～10纳米)的n⁺掺杂弛豫Si_1-yGe_y层，n^-掺杂弛豫Si_1-yGe_y缓冲层，n掺杂驰豫SiGe渐变层以及n^-掺杂单晶Si(100)衬底四部分构成。

所述的异质金属堆叠栅结构包括一个靠近源端的金属栅极M1，一个靠近漏端的金属栅极M2，以及在M1、M2之上的金属栅极M3。M1和M2完全被M3覆盖，并且栅极M1的功函数W_M1与栅极M2的功函数W_M2二者必须首先满足W_M1＜W_M2。该金属堆叠栅极可以根据器件阈值电压的设计要求灵活调整M1、M2和M3三者功函数的组合。

如图1和图3所示，SSGOI结构的台阶式埋氧层(BOX)6采用台阶式结构，并且氧化层的台阶高度t_step-BOX小于整个台阶式埋氧层6的厚度t_BOX，氧化层的台阶宽度为L，正好等于沟道长度。利用台阶式埋氧层在一定程度上可以改善器件的自加热效应，通过优化台阶高度，可以改善小尺寸器件的亚阈特性，减小器件的亚阈摆幅。

现结合附图对本发明所提到的异质金属堆叠栅结构1以及台阶式埋氧层6具体实施方式进一步加以说明，本征或者n^-掺杂组分渐变的应变Si_1-xGe_x层4的生长方法采用现有的常规分子束外延(MBE)工艺，具体工艺实现不再特殊说明。

参考说明书附图1、3，台阶式埋氧层6实现过程如下：

(1)将能量为150-200keV，剂量约为1.8×10¹⁸cm^-3的氧离子注入到n掺杂的衬底部分7的n-掺杂驰豫Si_1-yGe_y缓冲层中，经过1300℃以上5-6小时退火后，在n^-掺杂驰豫Si_1-yGe_y缓冲层表面下形成约2000埃的隐埋氧化层，要求氧离子注入剂量必须很高，一般形成SiO₂埋层的临界注入剂量必须大于1.4×10¹⁸cm^-3。一般来说，注入时衬底温度应控制在600-650℃左右。

(2)对于台阶式埋氧层6的制备，只需在改变沟道区域注入氧离子的能量和剂量就可以在沟道区域之下生成厚度可以变化的埋氧层厚度，形成一种台阶式埋氧衬底的结构。一般来说，根据器件设计要求，只要精确的控制氧离子注入的区域，同时根据实际的工艺条件，合理减小注入氧离子的能量和剂量，就可以实现本发明所述的台阶式埋氧层6。

(3)在台阶式埋氧层6之下的沟道区域离子注入V族的杂质离子(例如磷)。根据器件设计要求与实际工艺条件，要在台阶式埋氧层6的下表面形成 一层5～10纳米的n⁺掺杂驰豫Si_1-yGe_y层，需要适当增大离子注入的剂量，精确控制注入的时间，就可以在所述台阶式埋氧层的“台阶”之下引入GroundPlane(GP)技术，即引入了一层很薄的n⁺掺杂弛豫Si_1-yGe_y层。

(4)由于在实现台阶式埋氧层6与其下表面的n⁺掺杂弛豫Si_1-yGe_y层(GP薄层)的工艺过程中，离子的注入能量和剂量都很大，尤其在沟道下方的台阶埋氧层处。因而在器件硅片中形成了严重的损伤。为了消除注入损伤，在步骤(3)中的离子注入完成后，必须对材料进行高温退火处理。通常退火温度高达1300-1350℃。并在含有2％氧的氮气中进行，以防止器件硅片的表面出现凹槽，影响表面形貌。

参考说明书附图1，异质金属堆叠栅结构1的实现如下：

(1)在具体的工艺实现之前，关键是先对金属栅极M1的长度L₁与整个并列栅极长度L的比值L₁∶L进行合理设计。必须兼顾驱动电流和抑制短沟道效应，对L₁∶L的比值进行折中考虑。一般来说，器件设计中应使该比值大于阈值电压发生明显变化的“拐点”，该拐点可以根据具体的器件设计参数进行模拟仿真获得。M1、M2和M3的厚度可根据W_M2、W_M3的数值大小关系，按照几何结构设计所需要满足的限制条件加以确定。

(2)金属栅极的厚度t_M1、t_M2和t_M3除了必须满足几何结构限制条件之外，仍需要根据具体的器件阈值电压的要求来仔细设计其功函数W_M1、W_M2和W_M3，使得三个异质金属栅极的功函数匹配，能够产生符合要求的阈值电压V_t。除了设计三个金属栅极材料的功函数与几何参数，整个后续工艺过程完全与常规的工艺相同。参考图5，基本工艺过程如下：首先淀积生长长度为L，厚度为t_M1的金属栅极M1，然后在漏极一侧刻蚀掉长度为L-L₁的部分。然后在长度为L-L₁，厚度为t_M1的区域淀积金属M2，直到该区域完全被填满，继续将M1和M2并列栅之上的多余金属刻蚀掉，进行化学机械抛光(CMP)，最后在M1、M2并列栅极之上淀积厚度为t_M3的金属层M3，这样就形成了异质金属堆叠栅结构1。