低衬底电阻的晶圆级芯片尺寸封装及其制造方法

摘要

本发明公开了一种低衬底电阻的晶圆级芯片尺寸封装，包括一个半导体晶片及一个导电加固件，半导体晶片包括一个半导体晶片上表面及一个半导体晶片下表面，半导体晶片上表面设有多个集成电路芯片、多个凸点下金属化层及每个凸点下金属化层之上的用于芯片连接的多个焊接球；导电加固件包括一个导电加固件上表面，导电加固件上表面设有第一金属层；在工艺制造过程中将导电加固件的第一金属层与半导体晶片下表面粘合在一起。本发明一种低衬底电阻的晶圆级芯片尺寸封装及制造方法提高了芯片的衬底导电能力，降低衬底以及横向导通电阻，另一方面在减小封装尺寸的同时提高芯片的可靠性，使晶圆和芯片在工艺操作中不容易被损坏。

说明书

技术领域

本发明涉及一种半导体封装结构和制造方法，特别涉及一种低衬底电阻的晶圆级芯片尺寸封装及其制造方法。

背景技术

晶圆级芯片尺寸封装(Wafer Level Chip Scale Packaging，WLCSP)是一种集成电路芯片封装技术，不同于传统的芯片封装方式(先切割再封测，而封装后至少增加原芯片20％的体积)，此种最新技术是先在晶圆上进行封装测试，然后切割成一个个的lC颗粒，因此封装后的体积即等同IC裸晶的原尺寸，对于晶圆级芯片封装而言，封装面积与芯片面积的比率小于1.2。

最近所开发的电子装置例如移动电话、便携式电脑、摄像机、个人数字助理及其他类似装置，借助晶圆级芯片尺寸封装技术的使用，在增加元件密度、性能、与成本效益的同时，减少了装置的重量与尺寸。

如中国专利公开号CN101383292A中，披露了一种芯片封装体、其导电柱的制造及修改其上载球层的方法。该芯片尺寸封装体包含：衬底；多个钉状导电柱，从上述衬底的表面延伸；以及多个软焊料球状物，其中每一个上述软焊料球状物与上述钉状导电柱的其中之一连接。当需要使用不同尺寸的软焊料球状物时，上述半导体的返工可仅需要除去与取代上述钉状导电柱的钉头部，而可减少返工的费用。借助本发明，当软焊料球状物的尺寸与钉状导电柱的现有钉头部的尺寸不合时，仅需修改钉状导电柱的钉头部，当软焊料球状物的尺寸影响接点陈列的植球时，可用较少的工艺步骤进行对应的结构修改，并可节省成本。该晶圆级芯片尺寸的封装具有体积小、重量轻的优点，导电性能好，工艺简单的优点，但是该导电柱仅解决了芯片垂直方向上的导电问题，对于衬底水平方向的电连接，无法起作用。

对于双扩散金属氧化物半导体(DMOS)，尤其对于共漏双芯片结构的晶圆级芯片尺寸封装，如图1所示，导电路径如图中1的箭头所示，分别为路径a、路径b、路径c，其中路径a和c为衬底电阻，在晶圆级芯片尺寸封装中，衬底电阻可以接近整个导通电阻的50％，由于芯片本身封装的尺寸小，该比例显然大大影响了芯片的性能，另外如果通过减薄衬底厚度来减少衬底电阻，由于晶圆的厚度薄，在工艺的制造及操作过程中，极易造成晶圆的破损。

发明内容

本发明的目的是提供一种低衬底电阻的晶圆级芯片尺寸封装及其制造方法，该封装结构使晶圆级共漏双芯片具有低的衬底导通电阻，并且同时增加衬底的强度，使芯片具有良好的电性能及可靠的稳定性。

为了达到上述目的，本发明的技术方案是：一种低衬底电阻的晶圆级芯片尺寸封装，其特点是，包括：

一个半导体晶片，所述的半导体晶片还包括一个半导体晶片上表面及一个半导体晶片下表面，所述的半导体晶片上表面设有多个集成电路芯片、多个凸点下金属化层及每个凸点下金属化层之上的用于芯片连接的多个焊接球；

一个导电加固件，所述的导电加固件还包括一个导电加固件上表面，所述导电加固件上表面设有第一金属层；

所述的导电加固件的第一金属层与半导体晶片下表面粘合在一起。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述半导体晶片下表面设有第二金属层。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层与第二金属层之间设有导电性环氧树脂。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层和第二金属层为两种相互易熔金属。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层和第二金属层中，其中一个为Au。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层和第二金属层中另一个为Sn。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为一种与硅互熔的金属。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为Au。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为AuSn。

一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其特点是，包括：

步骤1：提供具有原始厚度的半导体晶片，所述的半导体晶片包含一个半导体晶片上表面及一个半导体晶片下表面，所述的半导体晶片上表面设置多个集成电路芯片；

步骤2：利用焊点技术在半导体晶片上表面形成多个凸点下金属化层；

步骤3：打磨半导体晶片下表面，磨去半导体晶片的下表面二氧化硅层，使半导体晶片下表面为硅层；

步骤4：减薄半导体晶片下表面的中央区域，保留半导体晶片下表面边缘的厚度；

步骤5：在一个电传导加固件的上表面设置第一金属层，将电传导加固件上表面的金属层与半导体晶片的下表面粘合在一起；

步骤6：在每个凸点下金属化层上设置焊接球；

步骤7：切除半导体晶片具有厚度的边缘区域；

步骤8：从半导体晶片上切割下每个双芯片单元。

上述一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其中，在步骤4中还包括在半导体晶片下表面设置第二金属层。

上述一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其中，在步骤5中，是利用导电性环氧树脂将第一金属层和第二金属层粘合在一起。

上述一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其中，在步骤5中，还包括在电传导加固件的上表面的第一层金属层上设置焊料，通过焊料将第一金属层和第二金属层粘合在一起。

上述一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其中，所述第一金属层和第二金属层为两种相互易熔金属。

上述一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其中，第一金属层和第二金属层中，其中一个金属层为Au。

上述一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其中，第二金属层和第二层金属中另一个金属层为Sn。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为一种与硅互熔的金属。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为Au。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为AuSn。

本发明一种低衬底电阻的晶圆级芯片尺寸封装及其制造方法由于采用上述技术方案，使之与现有技术相比，具有以下优点和积极效果：

1、本发明由于减少了衬底厚度从而减少了衬底电阻，并且在导电加固件的上表面设有第一金属层，从而使双芯片源极之间的导电性能大大增加。

2、本发明由于在晶片的下表面设置导电加固件，增强的半导体晶片的牢固性，防止半导体晶片在制作过程中断裂损坏。

3、本发明低衬底电阻的晶圆级芯片尺寸封装的工艺制造简单、易操作，制造成本低。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1为现有技术晶圆级芯片尺寸封装中双扩散金属氧化物半导体共漏双芯片的导电路径图。

图2为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一中的制作完成的双芯片单元的结构图。

图3为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的在半导体晶片上表面形成多个凸点下金属化层的结构示意图。

图4为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的磨去半导体晶圆下表面的二氧化硅层的结构示意图。

图5为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的减薄半导体晶片下表面中央区域的结构示意图。

图6为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的在半导体晶片下表面上设置第二金属层的结构示意图。

图7为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的通过导电性环氧树脂将带有第一金属层的导电加固件与带有第二金属层的半导体晶片粘结在一起的结构示意图。

图8为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的在每个凸点下金属化层上设置焊接球的结构示意图。

图9为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的工艺步骤流程中的切除半导体晶片的边缘区域的结构示意图。

图10为本发明低衬底电阻的晶圆级芯片尺寸封装实施例一的从半导体晶片上切割为双芯片单元的结构示意图。

图11为本发明低衬底电阻的晶圆级芯片尺寸封装实施例二的制作完成后的双芯片单元的结构示意图。

图12为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的双芯片单元的结构示意图。

图13为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的在半导体晶片上表面形成多个凸点下金属化层的结构示意图。

图14为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的磨去半导体晶圆下表面的二氧化硅层的结构示意图。

图15为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的减薄半导体晶片下表面中央区域的结构示意图。

图16为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的带有第一金属层的导电加固件与半导体晶片粘结在一起的结构示意图。

图17为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的在每个凸点下金属化层上设置焊接球的结构示意图。

图18为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的切除半导体晶片的边缘区域的结构示意图。

图19为本发明低衬底电阻的晶圆级芯片尺寸封装实施例四的工艺步骤流程中的从半导体晶片上切割为双芯片单元的结构示意图。

具体实施方式

实施例一，请参见附图2所示，一种低衬底电阻的晶圆级芯片尺寸封装，包括一个半导体晶片1和一个导电加固件2，半导体晶片1包括一个半导体晶片上表面11及一个半导体晶片下表面12，半导体晶片上表面11上设有多个集成电路芯片(图中未显示)、多个凸点下金属化层111及每个凸点下金属化层111之上的用于芯片连接的多个焊接球112，半导体晶片下表面12设有第二金属层121；导电加固件2包括一个导电加固件上表面21，导电加固件上表面21上设有第一金属层211；第一金属层211与第二金属层121之间设有导电性环氧树脂3，通过导电性环氧树脂3将第一金属211和第二金属121粘合，从而使半导体晶片1与导电加固件2结合在一起。

一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，如图3所示，首先提供具有原始厚度的半导体晶片1，通常所用的半导体晶片的原始厚度为600um～700um，半导体晶片1包含一个半导体晶片上表面11及一个半导体晶片下表面12，半导体晶片上表面11上设置多个集成电路芯片(图中未显示)，利用焊点技术在半导体晶片上表面11形成多个凸点下金属化层111；如图4所示，在半导体工艺制作过程中，半导体晶圆的下表面含有一层硬度高的二氧化硅层，打磨半导体晶片下表面12，磨去半导体晶片的下表面这一层二氧化硅层，使半导体晶片的厚度减薄，打磨后的优选厚度为500um；如图5所示，进一步减薄半导体晶片下表面的中央区域，该区域所对应的上表面上设有多个集成电路芯片，保留半导体晶片下表面边缘的厚度，因为由于半导体晶片的边缘厚度大，在工艺制作过程中，便于操作过程中的移动半导体晶片，从而在减小半导体晶片尺寸的同时也能保证半导体晶片不易被损坏；如图6所示，接着在半导体晶片下表面12上设置第二金属层121，优选地，用溅射蒸发的方式在半导体晶片下表面12上设置第二金属层121，第二金属层121增强了双芯片结构的衬底导电能力，减小了横向电阻；如图7所示，接着在一个电传导加固件2的上表面设置第一金属层211，通过导电性环氧树脂3将电传导加固件上表面21的第一金属层211与半导体晶片下表面12的第二金属层121粘合在一起，导电性环氧树脂3不仅具有导电性能，也增强了第一金属层211与第二金属层121之间的粘合力，电传导加固件2与半导体晶片1的结合使半导体晶片1牢固性加强的同时提高了衬底的横向导电能力；如图8所示，接着在每个凸点下金属化层111上设置焊接球112；如图9所示，由于此时电传导加固件2增强了半导体晶片1的牢固性，半导体晶圆的边缘区域可以切除，因此切除半导体晶片1的边缘区域；如图10所示，最后从半导体晶片1上切割下芯片，得到具有双芯片的晶圆级芯片尺寸封装，该结构尺寸小、牢固性强并且具有较小的衬底电阻，大大提高了芯片的性能和可靠性。

实施例二，请参见附图11所示，一种低衬底电阻的晶圆级芯片尺寸封装，包括一个半导体晶片1’和一个导电加固件2’，半导体晶片1’包括一个半导体晶片上表面11’及一个半导体晶片下表面12’，半导体晶片上表面11’上设有多个集成电路芯片(图中未显示)、多个凸点下金属化层111’及每个凸点下金属化层111’之上的用于芯片连接的多个焊接球112’，半导体晶片下表面12’设有第二金属层121’；导电加固件2’包括一个导电加固件上表面21’，导电加固件上表面21’设有第一金属层211’；第一金属层211’与第二粘合在一起，从而使半导体晶片1’与导电加固件2’结合在一起。

该低衬底电阻的晶圆级芯片尺寸封装的制造方法，其实施的最终目的和实施例一相同，如图11所示，是将具有第一金属层211’的导电加固件2’与具有第二金属层121’的半导体晶片1’粘合在一起，所不同的是，第一金属层211’和第二金属层121’不是利用导电性环氧树脂3增强第一金属层211’和第二金属层121’之间的粘合力，而是通过现有技术中通过焊料的焊接作用将第一金属层211’和第二金属层121’结合在一起，由于焊料焊接技术为现有技术，这里不做进一步展开描述，其他工艺步骤与实施例一相同。

实施例三，在本实施例中低衬底电阻的晶圆级芯片尺寸封装的结构与实施例一相同，其工艺过程也基本相同，不同之处在于，实施例三中的第一金属层和第二金属层为两种相互易熔的金属，因此不需要焊料的连接作用，在高温下，这两种金属便能相互熔合在一起，从而使导电加固件与半导体晶片结合在一起，具有低的衬底横向电阻。优选地，两种相互易熔的金属分别为Au和Sn。

实施例四，一种低衬底电阻的晶圆级芯片尺寸封装，包括一个半导体晶片1″和一个导电加固件2”，半导体晶片1”包括一个半导体晶片上表面11”及一个半导体晶片下表面12”，半导体晶片上表面11”上设有多个集成电路芯片(图中未显示)、多个凸点下金属化层111”及每个凸点下金属化层111”之上的用于芯片连接的多个焊接球112”，半导体晶片下表面12”的材料为硅；导电加固件2”包括一个导电加固件上表面21”，导电加固件上表面21”上设有第一金属层211”；第一金属层211”与半导体晶片下表面12”粘合在一起，从而使半导体晶片1”与导电加固件2”结合在一起。

一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，如图13所示，首先提供具有原始厚度的半导体晶片1”，通常所用的半导体晶片的原始厚度为600um～700um，半导体晶片1”包含一个半导体晶片上表面11”及一个半导体晶片下表面12”，半导体晶片上表面11”上设置多个集成电路芯片(图中未显示)，利用焊点技术在半导体晶片上表面11”形成多个凸点下金属化层111”；如图14所示，在半导体工艺制作过程中，半导体晶圆的下表面为一层硬度高的二氧化硅层，打磨半导体晶片下表面12”，磨去半导体晶片的下表面这一层二氧化硅层，使半导体晶片的厚度减薄，打磨后的优选厚度为500um；如图15所示，进一步减薄半导体晶片下表面12”的中央区域，该区域所对应的上表面上设有多个集成电路芯片，保留半导体晶片下表面边缘的厚度，因为由于半导体晶片的边缘厚度大，在工艺制作过程中，便于操作过程中的移动半导体晶片，从而在减小半导体晶片尺寸的同时也能保证半导体晶片不易被损坏；如图16所示，接着在一个电传导加固件2”的上表面设置第一金属层211”，第一金属层211”为与硅互熔的金属，因此该第一金属层211”与半导体晶片的下表面的硅熔合在一起，从而使电传导加固件2”与半导体晶片1”紧密结合在一起，第一金属层211”提高了衬底的横向导电能力，同时电传导加固件2”对半导体晶片1″起支持作用，增加了半导体晶片的牢固性，优选地，第一金属层211”为Au，或者为AuSn；如图17所示，接着在每个凸点下金属化层111”上设置焊接球112”；如图18所示，由于此时电传导加固件2”对半导体晶片1”起支持作用，增强了半导体晶片1”的牢固性，半导体晶圆的边缘区域可以切除，因此切除半导体晶片1”的边缘区域；如图19所示，最后从半导体晶片1”上切割下芯片，得到具有双芯片的晶圆级芯片尺寸封装，该结构尺寸小、牢固性强并且具有较小的衬底电阻，大大提高了芯片的性能和可靠性。

当然，必须认识到，上述介绍是有关本发明优选实施例的说明，只要不偏离随后所附权利要求所显示的精神和范围，本发明还存在着许多修改。

本发明决不是仅局限于上述说明或附图所显示的细节和方法。本发明能够拥有其它的实施例，并可采用多种方式予以实施。另外，大家还必须认识到，这里所使用的措辞和术语以及文摘只是为了实现介绍的目的，决不是仅仅局限于此。

正因为如此，本领域的技术人员将会理解，本发明所基于的观点可随时用来作为实施本发明的几种目标而设计其它结构、方法和系统。所以，至关重要的是，所附的权利要求将被视为包括了所有这些等价的建构，只要它们不偏离本发明的精神和范围。