自对准T栅极碳纳米管场效应晶体管器件和用于形成该器件的方法

摘要

提供了用于形成自对准碳纳米管(CNT)场效应晶体管(FET)的方法。根据一个特征，形成自对准源极-栅极-漏极(S-G-D)结构使得栅极长度允许被缩短到任意小的值，因此使超高性能的CNT FET成为可能。根据另一特征，栅极的改进设计拥有T形(也被称为T栅极)，因此使得能够减小栅极电阻并且还提供增加的功率增益。使用简单的制造步骤来形成所述自对准T栅极的CNT FET以确保低成本、高产量的工艺。

说明书

该申请要求2007年7月31日提交的、序列号为60/952,966的美国临时申请的权益和优先权，其内容通过引用以其整体合并于本文。

技术领域

本发明涉及纳米管(NT)场效应晶体管(FET)，更具体地说，涉及自对准T栅极碳纳米管场效应晶体管(CNT FET)。

背景技术

面对纳米管技术的广泛商业化的其中一个挑战是缺少清楚的用于将碳纳米管(CNT)与场效应晶体管集成的途径。随着用于FET的工艺几何尺寸的继续减小，大规模制造FET使得在所有FET上具有一致的特性和统一的特性日益变得更困难，并且甚至将CNT集成入该减小的尺度的FET内也日益变得更困难。

发明内容

根据一个或多个实施例，提供了自对准T栅极碳纳米管场效应晶体管以及用于形成该器件的方法。

在一个或多个实施例中，该方法包括在将在其上形成至少一个FET的半导体衬底上淀积碳纳米管层。接着在CNT层上淀积阻挡层并且使用光刻程序形成图案以形成源极区和漏极区。至少在源极区和漏极区淀积金属层以用作FET的源极和漏极，之后在金属层上淀积介电材料。接着除去阻挡层以在CNT层上定义源极岛/漏极岛。接着在使用仔细控制的光刻程序形成的整个结构上淀积另一阻挡层，以在阻挡层上开窗口，所述窗口定义了没有延伸超出源极岛和漏极岛的栅极区。接着至少在所暴露的栅极区中淀积栅极介电层，之后淀积栅极金属层，以形成自对准T形栅极(T栅极)。T栅极在CNT层上沿着在源极岛/漏极岛之间延伸的栅极长延伸，沿着每一源极岛/漏极岛的侧表面延伸，以及在暴露在图案化的阻挡层中的源极岛/漏极岛的上表面的各自部分上延伸。接着除去阻挡层以形成自对准T栅极CNT FET。

在一个或多个实施例中，通过以该方式形成CNT FET以包括T形栅极，在优化CNT FET的栅极电阻和栅极电容特性的同时，可以将栅极长(即在源极和漏极之间的距离)减小到根据正在使用的工艺几何尺寸能够达到的最小距离。通过将栅极长度缩短到任意小的值，在T栅极的改进T形使得通过增加拥有T形的整个栅极电极的整体宽度能够减小栅极电阻并因此提供了改进的功率增益的同时，提供了超高性能的CNT FET。在一个或多个实施例中，T栅极CNT FET的自对准性质需要比传统FET制造工艺少的光刻步骤来提供用于制造的低成本，高良率的工艺。

附图简述

结合附图参照下述描述，本发明的以上提到的特征将变得更明显，其中相同的标号表示相同的元件，并且其中：

图1至9示出了根据本发明的一个或多个实施例形成自对准T栅极碳纳米管(CNT)场效应晶体管(FET)的方法。

优选实施例的详细描述

本发明定位于自对准T栅极碳纳米管(CNT)场效应晶体管(FET)以及用于形成该器件的方法。

在于此描述的一个或多个实施例中，对于每一描述，虽然可以将纳米管描述为碳纳米管层，但是应理解所述纳米管可以包括任何类型的纳米管，包括但不限于碳纳米管，单壁纳米管(SWNT)和多壁纳米管(MWNT)。此外，也可以以任何一维半导体器件(例如纳米管，纳米线等)或二维半导体器件(例如基于石墨烯的器件等)来实现每一各种实施例。

根据一个或多个实施例，提供了用于形成自对准T栅极碳纳米管场效应晶体管的方法。现在参照图1至8，根据一个或多个实施例说明了形成具有自对准源极-栅极-漏极(S-G-D)结构的CNT FET的各种工艺步骤。

例如通过在硅层10上形成氧化层12，最初地提供开始衬底，如在图1中所示。应理解所述开始衬底可以包括在其上可以形成FET的任何其它类型的衬底，例如但不限于在其上形成所述氧化层12的硅、绝缘体上的硅、堆叠绝缘体上的硅、绝缘体上的SiGe、堆叠绝缘体上的SiGe或任何其它半导体衬底10。可以使用热氧化，CVD淀积，化学氧化或其它氧化形成技术来形成氧化层12。接着使用合适的纳米管合成技术来在氧化层12上淀积碳纳米管层14，如在图2中所示。

接着在CNT层14上淀积光刻胶层16并且使用常规的光刻程序来形成图案以在CNT层14上形成源极区18和漏极区20，如在图3中所示。现在参照图4，在至少迄今形成的结构的部分上淀积金属层22或其它传导材料，使得在CNT层14上的源极区18和漏极区20中形成金属层22，以用作FET的源极19和漏极21。在淀积金属层22之后，在至少形成源极19和漏极21的金属层22的那些部分上淀积电介质。在一个或多个实施例中，介电层材料24可以包括SiNx，不同类型的氧化物或任何其它介电材料。接着剥离光刻胶层16以定义源极岛26和漏极岛28，如在图5中所示。

在一个或多个实施例中，接着在图5的结构上淀积另一光刻胶层30，并且使用常规的光刻程序形成图案以开定义栅极区32的窗口，如在6图中所示。应该仔细地控制对准容差以确保在光刻胶30中形成的栅极区32的窗口没有落入源极岛26和漏极岛28之外。在一个或多个实施例中，还仔细地控制对准容差以确保栅极区32的窗口暴露几乎相等的源极岛26和漏极岛28两者的部分。

在一个或多个实施例中，接着在图6的结构的至少部分上淀积栅极介电层34，使得将栅极介电层34至少形成为延伸入栅极区32内并且在源极岛26和漏极岛28的暴露部分以及在源极岛26和漏极岛28之间延伸的CNT层14上延伸，如在图7中所示。可以将任何适当的栅极介电材料用于栅极介电层34，包括但不限于二氧化硅，氮化硅，氮氧化硅或具有高K值的其它金属氧化物，金属氮化物或金属硅化物电介质。接着在栅极介电层34上淀积栅极电极层36，使得至少在栅极区32中形成的栅极介电层34上淀积该栅极电极层36。在一个或多个实施例中，在源极岛26和漏极岛28的暴露部分以及在源极岛26和漏极岛28之间延伸的CNT层14上形成栅极介电层34，在所述栅极介电层34上形成栅极电极层36。栅极电极层36可以包括金属(例如铝、钨、钽、铂、钼等)，多晶硅或在栅极的形成中那些本领域熟练技术人员已知的任何其它传导材料。在一些实施例中，为了使形成工艺的制造容易，可以在结构的整个上表面形成栅极介电层34和栅极电极层36，如在图7中所示。

通过仔细地控制栅极区32的窗口的对准容差，提供了仔细安置的窗口以允许形成自对准栅极36。此外，淀积栅极电介质34还允许形成简单地淀积在栅极电介质34上的自对准栅极36。通过将淀积栅极电介质34和栅极金属36进行组合，从常规的基线FET工艺中消除了掩膜步骤，因此提供了制造具有自对准T栅极36的CNT FET的可靠的、可重复的方法。

在一个或多个实施例中，接着剥离光刻胶层30以形成自对准T栅极CNT FET 38，如在图8中所示。基于它一般地为T形几何形状，以“T栅极”指代栅极36(或否则以具有延伸在源极岛26和漏极岛28上的有翼的侧部分的“U形”指代)，如在图8中所示。将栅极36优选地形成为在源极岛26和漏极岛28的几乎相等长度的部分的上面延伸，其中栅极36还与源极岛26和漏极岛28的各自侧表面40和侧表面42邻接地延伸，并且也在源极19和漏极21之间延伸的栅极长44上延伸。

在一个或多个实施例中，该CNT FET 38的自对准性质允许将栅极长度40缩短到任意小的值，因此提高了性能。在CNT FET 38的操作中，可以通过应用到安置在CNT层14上的T栅极电极36以及在源极19电极和漏极21电极之间的半导体衬底10的电压来在源极19电极和漏极21电极之间建立可控电流。通过其尺寸和性能参数来确定CNT FET 38的性能。通过减小化在源极19电极和漏极21电极之间的栅极长40，可以最大化CNT FET 38的性能和功能，用于高频和高速性能。可以将栅极长40形成为以用于正在用来形成CNT FET 38的工艺几何尺寸的工艺工具能够达到的最小距离(例如90nm工艺可以生产90nm栅极长40，而0.35微米工艺可以生产0.35微米栅极长40，以及对于任何工艺技术以此类推)。

应该注意，栅极电极36的电气电阻和电气电容也是CNT FET 38性能中的重要因素。因为栅极电极36的电阻随着它的长度的减小而增加，所以仅仅将栅极长40减小到任意小的值将正常地增加栅极电极36的电阻。根据在此的一个或多个实施例形成的CNT FET 38通过形成特殊成形的实际上具有增加的整个栅极宽的T栅极36，能够实现在源极19电极和漏极21电极之间的最小可能的栅极长40，而仍减小栅极电极36的电阻。T栅极36的T形通过提供超过栅极长40的整个栅极宽来允许减小的栅极电阻，其中整个栅极宽包括在源极19和漏极21之间的栅极长44上充分地延伸的T栅极36的基栅极(base gate)部分46，从基栅极部分46与源极岛26和漏极岛28的各自侧表面40和侧表面42邻接地延伸的侧栅极(side gate)部分48，以及从侧栅极部分48延伸到在源极岛26和漏极岛28的几乎相等的长度的部分的上面延伸的覆盖栅极(overlying gate)部分50，如在图9中所示。在源极岛26和漏极岛28的部分上延伸的覆盖栅极部分50的长度应该选择为适合用于给定的应用，以平衡对源极19电极和漏极21电极的栅极电气电容与栅极电气电阻。在一些实施例中，将侧栅极部分48形成为对基栅极部分46和覆盖栅极部分50两者充分地垂直。

在一个或多个实施例中，因此改进的T栅极CNT FET 38将提供将更大于常规的非自对准和非T栅极CNT FET构造的功率增益。由于栅极设计的“T”性质，与减小T栅极36中栅极电阻产生的增益相比，可以将栅极电容的任何增加控制到最小。

也由于T栅极CNT FET 38的整体源极-漏极-栅极(S-G-D)结构的自对准性质，S-G-D结构将一直是固定的，因此在制造该CNT FET 38器件期间极大地减小了器件到器件的变化。这在大规模制造工艺上对器件之间的统一性是非常有益的。此外，在一个方面，在形成自对准T栅极CNT FET中所包括的设计和步骤的简单化将允许在制造中实现高良率。例如，仅需要单个光刻工艺来形成源极岛26和漏极岛28，并且接着仅需要单个光刻工艺来形成对源极岛26和漏极岛28具有固定关系的T栅极36。相反，许多在先FET非自对准工艺已经包括多个光刻图案步骤来形成源极区和漏极区两者，以及也形成栅极结构。该光刻工艺需要掩膜板互相之间精确地对准，并且形成图案工艺中未对准掩膜板可以引起未对准S-G-D结构的部件。因此，通过需要仅单个光刻图案工艺来形成T栅极36并且也需要仅单个光刻图案工艺来形成源极岛26和漏极岛28，与需要多个光刻图案步骤的常规技术相比，减小了由于未对准掩膜板而引起的错误和不可靠的可能性。

此外，根据本发明的一个或多个实施例形成自对准T栅极CNT FET提供了超出常规非自对准工艺的许多益处。当源极和漏极之间的间距(即栅极长)比常规非自对准工艺中的栅极电极宽度宽时，由于在用于形成源极-漏极电极和栅极电极的光刻步骤之间的未对准，栅极电极和源极(或漏极)电极之间的间距趋向于可变的。此外，当栅极长比栅极电极宽时，因为最多仅可以将栅极电极的宽度缩短到用于给定工艺技术的最小可能的距离(其中栅极长将比那个距离宽)，因此不可以将栅极长减小到用于给定工艺技术(例如0.35um)的最小可能的距离。再此外，将栅极电极的宽度减小到用于给定工艺技术的最小可能的距离将导致增加栅极电极电阻。此外，因为在常规非自对准工艺中栅极电极和源极(和漏极)电极之间的间距是可变的，因此电容(Cgd或Cgs)也依赖于用来建立非自对准结构的未对准光刻工艺而变化。因此，根据本发明的一个或多个实施例形成自对准T栅极CNT FET克服了许多这些与常规非自对准工艺关联的问题，并且提供了超出该非自对准结构的若干性能益处和制造益处。在当前的自对准T栅极CNT FET中，在仍减小栅极电极电阻的同时，基于固定的S-G-D结构以一致的方式可以更精确地控制电容(Cgd或Cgs)，并且可以将栅极长减小到用于给定工艺技术的最小可能的距离，以增加CNT FET的性能。

如从前述可以看出，提供了用于形成能够为CNT FETs实现高速和高功率的自对准CNT FET而不损害工艺的制造性(即良率)的方法。

虽然根据当前考虑为具体的实施例的内容已经描述了系统和方法，但本发明不限于所公开的实施例。意图覆盖包括在权利要求的精神和范围内的各种修改和类似布置，应该给与其范围最广泛的解释，使得包括所有这种修改和类似结构。本发明包括下述权利要求的任何以及所有实施例。