带有低电容和正向电压降以及耗尽的半导体控制整流器作为控向二极管的瞬态电压抑制器

摘要

本发明公开了一种设置在第一导电类型的半导体衬底上的瞬态电压抑制器(TVS)。这种瞬态电压抑制器(TVS)包括一个设置并包围在第一导电类型的所述的外延层中的第二导电类型的掩埋掺杂区，其中掩埋掺杂区横向延伸，并具有一个延伸底部结区，与外延层下半部分互相连接，也就构成了所述的瞬态电压抑制器(TVS)的稳压二极管；这种瞬态电压抑制器(TVS)还包括一个在掩埋掺杂区上方的区域，此区域包括一个第二导电类型的顶部掺杂层，以及一个第二导电类型的顶部接触区，它们与外延层和掩埋掺杂区相结合，形成多个互相连接的PN结，构成了一个半导体可控整流器(SCR)，作为一个控向二极管，与稳压二极管一起作用，以便抑制瞬态电压。

说明书

技术领域

本发明涉及一种瞬态电压抑制器(TVS)的电路结构以及制作方法。更确切地说，本发明是关于一种改良的电路结构及其制作方法，这种简化结构是将控向二极管和稳压二极管结合起来，以降低瞬态电压抑制器(TVS)的电容。

背景技术

瞬态电压抑制器(TVS)的结合和制备方法，在进一步降低电容的同时，简化制备过程、降低成本，并减小瞬态电压抑制器(TVS)所占的体积等方面，仍然遇到许多技术难题。更确切地说，瞬态电压抑制器(TVS)通常用于保护集成电路免受突发过电压产生的影响。集成电路的设计是在电压的正常范围内使用。但是，静电放电(ESD)、电流快速瞬态以及雷电、意外的不可控的高电压等情况都可能对电路造成影响。瞬态电压抑制器(TVS)就是当发生这种高压情况时，用于保护集成电路不被过电压损坏。随着易受过电压损坏的集成电路器件数量增多，对瞬态电压抑制器(TVS)的需求也日渐增长。瞬态电压抑制器(TVS)典型应用于USB电源以及数据传输线保护、数字视频接口、高速以太网、笔记本电脑、监视器以及平板显示器。

图1A-1表示带有二极管阵列的瞬态电压抑制器(TVS)电路，通常用于静电放电(ESD)保护高带宽数据总线。瞬态电压抑制器(TVS)阵列包括一个主稳压二极管与一对控向二极管(高端控向二极管以及低端控向二极管)。高端控向二极管连接到电压源Vcc，低端控向二极管连接到接地端GND，输入/输出端连接在高端和低端控向二极管之间。稳压二极管的尺寸较大，以便作为从高压端(也就是电压源Vcc)一直到接地电压端(也就是Gnd端)的雪崩二极管。当一个输入/输出(I/O)端加载正向电压时，高端二极管提供正向偏压，并被大的Vcc-Gnd二极管(例如稳压二极管)嵌位。高端控向二极管和低端控向二极管的设计尺寸都很小，以便降低I/O电容，减少在高速线路(例如高速以太网等应用)上的介入损失。

控向二极管与稳压二极管结合在一起使用，已成为一种工业化趋势。图1A-2和1A-3表示控向二极管和稳压二极管结合起来使用。其高端和低端从外部并不可见。图1A-2表示高端控向二极管和低端控向二极管与一个单向稳压二极管结合起来。从外面看来，二极管单元就像是一个电容很低的稳压二极管，但是在内部，高端和低端二极管却与稳压二极管结合在一起。内部电路与图1A-1所示的电路相同。输入/输出端为阴极，接地端为阳极。图1A-3表示高端控向二极管和低端控向二极管与一个双向稳压二极管电路集合在一起。然而，对于电子器件的现代化应用，带有这种结合器件的保护电路必须在不增加布线面积的基础上实现。而且，必须优化设计方案，在控向二极管的电容和正向偏压之间找到最优的平衡点，获得更好的整体电压嵌位。

图1B-1表示一种传统瞬态电压抑制器(TVS)电路的标准电路图，图1B-2为一横截面视图，表示采用互补金属氧化物半导体(CMOS)处理技术的瞬态电压抑制器(TVS)电路，将瞬态电压抑制器(TVS)电路制成集成电路(IC)芯片的真实装置。如图1B-2所示，采使用互补金属氧化物半导体(CMOS)处理技术，在半导体衬底中制备二极管、NPN和PNP晶体管，这些二极管和晶体管会沿水平方向延伸。通过使用这种器件布线和器件结构的瞬态电压抑制器(TVS)电路，在衬底中占有较大的面积。因此，很难将带有如图1B-1和图1B-2所示的瞬态电压抑制器(TVS)保护电路的电子器件做得很小。

本专利的发明人在待审批的美国专利申请US11/606,602中提出了一种瞬态电压抑制器(TVS)电路，带有如图1C所示的新型改良器件结构。图1C表示一种带有主稳压二极管的瞬态电压抑制器(TVS)电路，主稳压二极管形成在P本体/N-外延结中。由于所形成的主稳压二极管和高端二极管都带有垂直结构，减小了瞬态电压抑制器(TVS)电路所占的面积，使得如图1C所示的瞬态电压抑制器(TVS)电路有了明显的改进。这种电路只需使用两个输入/输出端，以及两套对应的高端和低端二极管。高端控向二极管还通过绝缘沟道，与主稳压二极管绝缘，以便预防寄生半导体晶闸管沿水平方向突然导通。

本专利的发明人在另一个待审批的美国专利申请US12/286,817中提出了另一种瞬态电压抑制器(TVS)电路，带有如图1D所示的新型改良器件结构。图1D表示一对控向二极管与一个主稳压二极管相结合的瞬态电压抑制器(TVS)电路，其中高端二极管、低端二极管以及主稳压二极管都是在半导体衬底中的垂直二极管。由于高端二极管与主稳压二极管部分重叠，因此，瞬态电压抑制器(TVS)所占的面积明显减小，有利于如图1D所示的被改良型瞬态电压抑制器(TVS)结构所保护的电子器件进一步小型化。还可以选择，将电压源金属一起省去。这种器件利用源级下沉区，定义高端二极管的区域。但是图1D中所示的器件在控制整个晶片中的掺杂物的均匀性，以便在由同种制备过程制造的一批多个瞬态电压抑制器(TVS)晶片中，保持稳定、精确地控制器件性能参数等方面还存在不少的困难。而且，为了进一步提高器件的性能，仍然有必要继续降低控向二极管的电容。

因此，仍然需要简化器件结构，使用更多可控、统一的掺杂结构和特征来制备瞬态电压抑制器(TVS)。此外，还需要进一步降低控向二极管的电容。为了达到上述目的，我们必须研发一种带有崭新器件结构和制作方法的新型改良器件。

发明内容

因此，本发明的一个方面就是为了提出一种带有一对控向二极管(高端二极管和低端二极管)的改良瞬态电压抑制器(TVS)结构。控向二极管与主稳压二极管结合在一起，其中高端二极管、低端二极管以及主稳压二极管都是在半导体衬底中的垂直二极管。由于高端二极管与主稳压二极管部分重叠，因此，瞬态电压抑制器(TVS)所占的面积明显减小。同时，改良后的器件结构与N-顶部掺杂层和P+接触区下面的P外延层中横向延伸的N掩埋层形成的多个PN结，可以组成一个底部稳压二极管，同时也作为一个半导体控制整流器(SCR)，起高端控向二极管的作用。由于半导体控制整流器(SCR)的PN结形成的同等电容串联在一起，因此，这种器件的电容显著降低。在一个较佳实施例中，N-顶部掺杂层为轻掺杂，这进一步降低了器件电容。而且，半导体控制整流器(SCR)的N-顶部掺杂层部分是浮动的，在零偏压下完全耗尽，因此半导体控制整流器(SCR)就像是一个电容很低的普通二极管，上述技术难题与挑战也随之迎刃而解。

本发明的一个较佳实施例主要提出了一种设置在第一导电类型的半导体衬底上的瞬态电压抑制器(TVS)。这种瞬态电压抑制器(TVS)包括一个第二导电类型的掩埋掺杂区，设置在第一导电类型的外延层中，并包围着它，其中掩掩埋掺杂层横向延伸到高端控向二极管的区域以外，并带有一个与外延层交界的底部延伸结区域，作为瞬态电压抑制器(TVS)的稳压二极管。这种瞬态电压抑制器(TVS)还包括一个在掩埋掺杂层上方的区域，这个区域由第二导电类型的顶部掺杂层以及第一导电类型的接触区组成，其中顶面接触区与外延层和掩埋掺杂区组合，形成多个PN结，构成一个半导体控制整流器(SCR)。这个半导体控制整流器(SCR)可以作为一个第一控向二极管，与稳压二极管和一第二控向二极管一起用于抑制瞬态电压。可以在横向离开第一控向二极管和稳压二极管的地方，形成第二控向二极管。第二控向二极管为在第二导电类型的接触区和第一导电类型的外延层之间的PN结。在一个较佳实施例中，顶部掺杂层可以包围第二控向二极管的第二导电类型的接触区的周围，使得第二控向二极管的PN结是形成在顶部掺杂层和外延层之间，而不是形成在接触区和外延层之间，而且顶部掺杂层的掺杂浓度较低，使得第二控向二极管的电容较低。可以通过形成绝缘沟道，来隔离和定义控向二极管的区域。在一个典型实施例中，掩埋掺杂区上方区域中的多个PN-结垂直堆积在掩埋掺杂区上，就像多个电容串连在一起，从而降低了半导体控制整流器(SCR)的结电容。在另一个典型实施例中，半导体控制整流器(SCR)还包括一个掺杂结构，组成一个耗尽的半导体控制整流器(SCR)结构，其中半导体控制整流器(SCR)的第二导电类型的顶部掺杂层，被半导体控制整流器(SCR)的顶部接触层以及外延层部分，在零偏压下，被完全耗尽。正是通过对半导体控制整流器(SCR)的顶部掺杂层以及其他部分的掺杂浓度和宽度的设计，才实现了这种效果，而且这种效果有利于消除典型半导体控制整流器(SCR)的不良特性，例如不必要的闩锁(Latch-up)触发以及迅速回跳(Snap-back)等半导体控制整流器(SCR)的I-V特性。耗尽后的半导体控制整流器(SCR)就像一个电容很低的普通二极管。在另一个较佳实施例中，第一导电类型的接触区为重掺杂区，第二导电类型的顶部掺杂层为轻掺杂区，第一导电类型的外延层为轻掺杂区，第二导电类型的掩埋掺杂区为重掺杂区，共同构成一个垂直P+/N-/P-/N+(或N+/P-/N-/P+)半导体控制整流器(SCR)结构。

本发明还提出了一种制备瞬态电压抑制器(TVS)的方法。该方法包括：a)在第一导电类型的半导体衬底上生长一个第一导电类型的外延层，并植入一个第二导电类型的掩埋掺杂区，掩埋掺杂区在外延层中横向延伸，可以在第一导电类型的外延层生长到一半后再植入掩埋掺杂区；b)在外延层顶部形成一个第二导电类型的顶部掺杂层；c)在顶部掺杂层上表面形成接触区，以便形成与控向二极管结构相结合的可控硅整流器(SCR)，还带有垂直堆积的PN结，串联在一起后的等效电容很小。在另一个典型实施例中，本方法还包括导通多个开口沟道，穿过外延层，一直延伸到掩埋掺杂区，形成绝缘沟道，掩埋掺杂区在绝缘部分的上方和下方横向延伸。本方法还包括在顶部掺杂层上方形成绝缘层，在绝缘层中导通输入/输出(I/O)接触开口，以便将顶部掺杂层的顶面裸露出来。顶部掺杂层可以植入到第一导电类型的外延层顶部，或者外延生长在第一导电类型的外延层上方。在另一个典型实施例中，顶部掺杂层可以均厚植入到第一导电类型的外延层顶部中。

对于本领域的技术人员，阅读以下较佳实施例的详细说明及各个参考附图后，本发明的这些方面及优势无疑将显而易见。

附图说明

图1A-1表示通常用于静电放电(ESD)保护的带有二极管阵列的传统瞬态电压抑制器(TVS)电路。

图1A-2和1A-3表示稳压二极管和控向二极管结合，分别用于在单向和双向阻滞瞬态电压抑制器(TVS)二极管中获得低电容。

图1B-1表示传统瞬态电压抑制器(TVS)电路的标准电路图，图1B-2表示采用互补金属氧化物半导体处理技术的瞬态电压抑制器(TVS)电路的真实结构的横截面视图，将瞬态电压抑制器(TVS)电路作为集成电路(IC)芯片。

图1C表示为了减小瞬态电压抑制器(TVS)电路的尺寸，一种将某些二极管作为垂直二极管的瞬态电压抑制器(TVS)电路。

图1D为稳压二极管与高端、低端控向二极管相结合的横截面视图，用带有N+掩埋层和绝缘沟道的瞬态电压抑制器(TVS)的等效电路来解释说明，形成垂直瞬态电压抑制器(TVS)二极管，以减小二极管阵列所占的面积。

图2A为利用P型外延区中的一个掩埋N+层形成的，本发明带有耗尽可控硅整流器(SCR)高端结构和低端控向二极管与稳压二极管相结合的横截面视图，外加从顶面植入的P和N型区域。其中可控硅整流器(SCR)是通过P+/N-/P-/P+的掺杂结构形成的，以便获得较低的结电容。

图2A-1表示图2A所示器件结构的等效电路。

图2B表示从图2A顶部看来的近距离视图，表示电路的等效电容。图2C为与图2A所示的相同的横截面视图，但其中的导电类型相反。

图3A至图3G表示NBL和触发植入层制备过程的横截面视图。

具体实施方式

参照图2A的侧方横截面视图，用来表示本发明的瞬态电压抑制器(TVS)的等效电路。如图所示的瞬态电压抑制器(TVS)是由一个耗尽的可控硅整流器(SCR)高端结构，使用P型外延区中的掩埋N+层，外加从顶面植入的P和N型区域形成的。为了获得较低的结电容，低端二极管采用P+/N-/P-/N+(或N+/N-/P-/P+)掺杂结构形成。确切地说，瞬态电压抑制器(TVS)100形成在重掺杂P+半导体衬底105上，P+半导体衬底支撑着轻掺杂P-外延层110。N-顶部掺杂层115位于P-外延层110上方。瞬态电压抑制器(TVS)100含有一个在N掩埋区120上方的半导体衬底的顶面附近的P+接触区150，以便增加同输入/输出(I/O)衬垫170-1的电接触。瞬态电压抑制器(TVS)100还包括一个形成在P-外延层110中的N+掩埋区120。一个半导体可控整流器(SCR)130-1形成在P+接触区150和N+掩埋层120之间，并担负第一控向二极管的作用，也就是本例中的高端控向二极管。半导体可控整流器(SCR)130-1从P+接触区150到N-顶部掺杂层115、到P-外延区110、到N+掩埋层120，是在垂直方向上形成的。N+掩埋区120在绝缘沟道139外延伸出一定长度，同N+掩埋区120下方的P-外延层110一起，作为瞬态电压抑制器(TVS)的主稳压二极管130-3。这种结构利用绝缘深沟道定义高端二极管的边界。这样就可以降低因使用N+下沉物产生的侧壁P-N结电容。而且，绝缘沟道还有助于避免寄生晶体管作用。由于氧化物等电介质的介质常数比硅小，因此用它们填充绝缘沟道，可以进一步降低任何侧壁的耦合电容。用氧化物填充沟道还能在降低输入/输出(I/O)衬垫到衬底接地电容方面，起重要作用。在这种器件结构中，使用多个绝缘沟道后，可以进一步降低输入/输出(I/O)衬垫的电容。在一个可选实施例中，绝缘沟道139可以由一个带有氧化物的多晶硅中心组成。被氧化物填充的绝缘沟道139可以位于第一控向二极管130-1周围，也就是第一输入/输出(I/O)衬垫170-1所处的位置，这有助于降低输入/输出(I/O)衬垫到衬底的接地电容。可以选用深电压击穿(VBD)触发植入层121形成稳压二极管130-3的重叠带，用P+掺杂离子植入到设置在外延层110以及在顶部N-层115下方的N+掩埋层120之间的深电压击穿(VBD)触发植入层121中，以便控制电压击穿。

在第二控向二极管130-2(在此结构中，第二控向二极管为低端控向二极管)上方制备一个N+掺杂接触区140，第二控向二极管130-2形成在P-外延层110和N-顶部掺杂层115之间。形成N+接触区140，以便增大与另一个输入/输出(I/O)衬垫170-2之间的电接触。第二控向二极管通过重掺杂半导体衬底105，连接到稳压二极管上。在半导体区域中，低端控向二极管130-2与高端控向二极管130-1通过一段水平距离和绝缘沟道139相互分离，以便避免出现不同输入/输出(I/O)端之间在半导体区域中的闩锁效应。输入/输出(I/O)端170-1以及170-2可以在第三维度上相互连接(图中没有表示出)。覆盖在顶面上的氧化绝缘层145具有开口，使得输入/输出(I/O)端170-1和170-2可以分别与接触区150和140接触，并使电压源衬垫(图中没有明确表示，可选项)通过下沉区或其他方法(图中没有表示)，接触N掩埋层120高端二极管以及稳压二极管重叠带。

图2A-1表示图2A所示的瞬态电压抑制器(TVS)100的等效电路。从外观来看，瞬态电压抑制器(TVS)100看上去就像是一个独立的低电容稳压二极管130-4，但是在它内部，却是由一个主稳压二极管130-3以及一个高端控向二极管130-1和一个低端控向二极管130-2共同组合而成的。

图2A所示的瞬态电压抑制器(TVS)通过P+区150、N-顶部层115、P-外延层110和N+掩埋层120之间的PNPN结，配置成一个耗尽可控硅整流器(SCR)器件。可控硅整流器(SCR)130-1中的N层115和P区150、110都带有掺杂结构，使得可控硅整流器(SCR)中的N掺杂层115通过附近的P区150和110，在零偏压下完全耗尽，耗尽后的可控硅整流器(SCR)130-1就像是一个普通二极管。另外，可控硅整流器(SCR)130-1中间的P和N区110、115通过绝缘沟道139实现分离，因此，它对可控硅整流器(SCR)130-1的多余触发或闩锁效应没有影响。也可以通过配置可控硅整流器(SCR)，使得可控硅整流器(SCR)的P-外延110部分也被耗尽。如图2B所示，由于这些PN界面层之间会形成多余的结，因此图中的瞬态电压抑制器(TVS)具有显著降低电容的优点。在原有技术中，高端二极管仅含有一个独立PN结。这个独立结的电容可以相当的高，并经历处理变动的风险。本发明的可控硅整流器(SCR)130-1具有三个PN结，对应三个串联电容135-1、135-2和135-3，使得总的等效电容很低。此外，由电容135-2的PN结以及电容135-1的半个PN结组成的区域115和110的掺杂浓度很低，也有助于降低总电容。由于三个PN结被高能级的少数载流子注入所耗尽，因此这种正向传导类似于独立二极管的传导。正向电压降小于带有两个串联的高端控向二极管的瞬态电压抑制器(TVS)(这是传统的用于降低二极管电容的方法)，而且本发明的瞬态电压抑制器(TVS)所占的面积也比两个串联控向二极管的要小。本发明所述的瞬态电压抑制器(TVS)还有一个优势：能够降低第二(低端)控向二极管130-2的电容。位于N+接触区140和P-外延110之间的低端控向二极管130-2的PN结，不含N-顶部掺杂层115，会产生很高的电容。在本发明中，将PN结移至N-顶部掺杂层115和P-外延110之间，使得N-顶部掺杂层115的掺杂浓度较低，电容也变得更低。如图所示的瞬态电压抑制器(TVS)还可以通过标准制备过程，来方便地集成和制造。参见下文，与传统的瞬态电压抑制器(TVS)相比，这个种制作工艺不再需要另外的掩膜。正如本方法中所述，P-外延层110还包括一个底部P-外延层和一个顶部P-外延层。

本发明所述的瞬态电压抑制器(TVS)的制备也可以使用与图2A中所示的相反的导电类型。在图2C中，瞬态电压抑制器(TVS)100′中每个区域的导电类型都是相反的。例如，此处的衬底为N+，而不是P+，掩埋层120为P+，而不是N+。控向二极管130-1′和130-2’以及稳压二极管130-3’的极性也是相反的。第一控向二极管130-1’仍然是一个耗尽的可控硅整流器(SCR)，并担负高端控向二极管的作用，从P+掩埋层120到N-外延层110、到P-顶部掺杂层115、到N+接触区150都是垂直形成。第二控向二极管130-2’担负低端二极管的作用。主稳压二极管130-3’也位于同一个相对位置，从P+掩埋层120到下面的N-外延层110，但其极性相反。当顶部电极(图中没有明确表示)电连接到P+掩埋层120上，并作为接地端时，底部电极170-3也担负电压源终端的作用。

图3A至图3G为一系列横截面视图，用于说明图2所示的本发明带有耗尽可控硅整流器(SCR)的低电容瞬态电压抑制器(TVS)的制备工艺。图3A表示一个重掺杂的P+衬底105，并在上面生长一个轻掺杂的底部P-外延层110-1。在图3B中，使用一个带有掩膜的植入物(掩埋没有表示出)形成N+植入区120以及P+触发植入区121。在图3C中，在底部P-外延层110-1上方生长一个顶部P-外延层110-2，它们共同形成P-外延层110。在图3D中，在顶部P-外延层110-2的上方，使用表层植入物形成N-层115。在图3E中，利用沟道掩膜(图中没有表示出来)，导通绝缘沟道139，然后用绝缘材料填充沟道(不包括多晶硅中心)。在图3F中，在N-顶部掺杂层115的顶面附近，利用植入掩膜(图中没有表示出来)形成N+接触区140以及P+接触区150，作为低端和高端二极管。可以通过植入或外延生长，形成顶部掺杂层115。如果通过表层植入或外延生长，形成顶部掺杂层115，那么与类似不采用耗尽可控硅整流器(SCR)的瞬态电压抑制器(TVS)相比，这种瞬态电压抑制器(TVS)并不需要多余的掩膜。瞬态电压抑制器(TVS)可以选用这种结构(例如掺杂形式、区域宽度等)，以便在零偏压下，使可控硅整流器(SCR)耗尽。然后形成顶部绝缘层145以及输入/输出(I/O)衬垫170-1和170-2。在图3G中，底部电极170-3可以形成在P+衬底105下面，作为接地端衬垫，最终完成这种瞬态电压抑制器(TVS)的制备过程。

根据上述说明，本发明提出了一种设置在第一导电类型的半导体衬底上的瞬态电压抑制器(TVS)。这种瞬态电压抑制器(TVS)包括一个设置在半导体衬底上方的第一导电类型的外延层，以及一个设置在第一外延层上方的第二导电类型的顶部掺杂层。这种瞬态电压抑制器(TVS)还包括一个第二导电类型的掩埋掺杂区，设置并包围在外延层中，其中掩埋掺杂区横向延伸，并有一个延伸底部结区，与掩埋掺杂区下面的外延层区域构成了瞬态电压抑制器(TVS)的稳压二极管。而且，这种瞬态电压抑制器(TVS)还包括一个设置在顶部掺杂层顶面上的第一导电类型的接触区，构成一个半导体可控整流器(SCR)，起高端控向二极管结构的作用，并配有多个结，降低了器件电容。由于这种瞬态电压抑制器(TVS)并不是一个单一PN结有一个单电容，而是具有三个PN结，作为多电容串联堆积在一起，因此其总电容很低。在一个较佳实施例中，利用瞬态电压抑制器(TVS)，使得其顶部掺杂层部分在零偏压下耗尽，整个瞬态电压抑制器(TVS)就像一个普通二极管一样，电容很低。在一个典型实施例中，这种瞬态电压抑制器(TVS)还含有多个绝缘沟道，使部分半导体区域隔离，以便设置与高端控向二极管结构结合的半导体可控整流器(SCR)。在另一个典型实施例中，设置在顶部掺杂层中的第一导电类型的顶部接触区，设置在半导体的顶面上，以便增强与顶部接触区上方的顶面相接触的输入/输出(I/O)衬垫的电接触。在另一个典型实施例中，这种瞬态电压抑制器(TVS)还包括一个设置在顶部掺杂层中距离高端二极管还有一段水平距离的第二导电类型的第二顶部接触区，构成了所述瞬态电压抑制器(TVS)的低端控向二极管，通过堆积第二顶部接触区和顶部掺杂层以及外延层，将电容串联在一起。在另一个典型实施例中，设置在第二外延层中的第二导电类型的第二顶部接触区，设置在半导体的顶面上，以便增强与第二接触区上方的顶面相接触的第二输入/输出(I/O)衬垫的电接触。在另一个典型实施例中，这种瞬态电压抑制器(TVS)还包括设置在作为高端控向二极管结构的半导体可控整流器(SCR)和低端控向二极管之间的高端低端绝缘沟道。在另一个典型实施例中，第一导电类型为P-型。在另一个典型实施例中，第一导电类型为N-型。在另一个典型实施例中，这种瞬态电压抑制器(TVS)还包括一个电压击穿(VBD)触发区，电压击穿(VBD)触发区在稳压二极管重叠区中具有第一导电类型的高掺杂浓度，稳压二极管重叠区位于掩埋掺杂区下方的第一外延层中，以便控制电压击穿。在另一个典型实施例中，这种瞬态电压抑制器(TVS)还包括一个覆盖在半导体顶面上的绝缘层，绝缘层在顶部接触区上方有开口，用于形成与顶部接触区相接触的输入/输出(I/O)衬垫。在另一个典型实施例中，这种瞬态电压抑制器(TVS)还包括一个覆盖在半导体顶面上的绝缘层，绝缘层在顶部接触区上方有一个开口，用于形成与高压电压源Vcc电接触的金属层，以便将作为高端控向二极管结构和稳压二极管的半导体可控整流器(SCR)连接到高压电压源Vcc上。在另一个典型实施例中，第一导电类型为P-型；由N+衬底组成的衬底的底面连接到接地电压端Gnd上。在另一个典型实施例中，第一导电类型为N-型；由N+衬底组成的衬底的底面连接到高压电压源Vcc上。在另一个典型实施例中，包围在外延层中的掩埋掺杂区，在横向延伸至绝缘沟道之外，并有一个延伸底部结区，从而构成了带有延伸PN结区的稳压二极管。在另一个典型实施例中，半导体可控整流器(SCR)还含有一个掺杂物结构，形成耗尽半导体可控整流器(SCR)结构，其中半导体可控整流器(SCR)的第二导电类型层被具有相反的导电类型的顶部接触层和作为第三层的外延层完全耗尽。以上是通过对半导体可控整流器(SCR)的掺杂浓度和第二导电类型层的宽度设计而实现的，并且这有利于消除半导体可控整流器(SCR)I-V特性中的迅速回跳(Snap-back)特性。在一个较佳实施例中，第一导电类型的接触区为高掺杂，第二导电类型的顶部掺杂层为轻掺杂，第一导电类型的外延层为轻掺杂，第二导电类型的掩埋掺杂区为重掺杂，以便形成一种P+/N-/P-/N+(或N+/P-/N-/P+)垂直半导体可控整流器(SCR)结构。

尽管上述内容对本发明的较佳实施例进行了完整说明，但并不应作为本发明的局限。对于本领域的技术人员而言，阅读上述内容后，各种变化和修正将显而易见。因此，所附的权利要求书的范围应涵盖本发明真实意图的全部变化及修正。