制造降低了SECCO缺陷密度的绝缘体上半导体衬底的方法

摘要

本发明涉及制造绝缘体上半导体衬底、特别是绝缘体上硅衬底的方法，该方法包括以下步骤：提供源衬底；通过注入原子物质而在所述源衬底中提供预定分离区；优选地通过键合将所述源衬底接合到操作衬底上；在所述预定分离区处将所述源衬底的剩余部分从源－操作复合体分离，由此将所述源衬底的器件层转移到所述操作衬底上；以及减薄所述器件层。为了获得SECCO缺陷密度降低到小于100个/cm

说明书

技术领域

本发明涉及制造绝缘体上半导体(SeOI)衬底、特别是绝缘体上硅 (SOI)衬底的方法，该方法包括以下步骤：提供源衬底；在所述源衬底 中提供预定分离区；优选地通过键合(bonding)将所述源衬底接合到操 作衬底上；在所述预定分离区处将所述源衬底的剩余部分从源-操作复合 体分离，由此将所述源衬底的器件层转移到所述操作衬底上；以及减薄 所述器件层。

背景技术

诸如上述绝缘体上硅衬底的这些绝缘体上半导体衬底会表现出特定 数量的不同缺陷，例如，晶体缺陷、点缺陷、金属沾污等。其中一种独 特的缺陷是所谓的SECCO缺陷。过去，因为这些缺陷的数量对于典型 SOI应用(例如，逻辑电路)来说是足够小的，所以并不认为这些缺陷非 常重要。然而，随着SOI技术的新应用(例如，存储装置)的出现，需 要提供SECCO缺陷等级小于100个/cm²的SeOI衬底，但是到目前为止， SECCO缺陷等级是这个值的五倍以上。

图1例示了在SOI结构中确定SECCO缺陷的标准工艺，并且该工 艺已经由L.F.Giles、A.Nejim、P.L.F.Hemment在“Vacuum 43，297(1992)” 中进行了说明，或由这些作者在“Materials Chemistry and Physics 35 (1993)，129-133”中进行了说明。

可以借助于SECCO类型溶液的效力显示出SECCO缺陷，从而确定 SECCO缺陷密度，可从上述文献获知SECCO类型溶液的成分。

从在硅晶片7上具有器件层3(其厚度例如为)及氧化硅层5 (其厚度例如为)的SOI衬底1开始，借助于SECCO类型溶液 的效力来显示缺陷的标准技术包括：

阶段A，其包括在SECCO类型溶液中浸没衬底1几秒钟(例如，10 到25秒)，以便从器件层3蚀刻掉1000到的硅，并且更快速地 选择性蚀刻掉位于该材料中的晶体缺陷9处的器件层3，直到与缺陷9的 位置相对应的孔洞11开放到氧化硅层5为止。

阶段A的持续时长取决于要去除的厚度，并且阶段A的持续时长必 须使得能够识别全部SECCO缺陷。根据经验，应该去除器件层的至少一 半厚度，但是对于更厚的层，要去除的厚度更多，例如：对于厚度在1000 到2000埃之间的器件层，甚至只留下500或300埃。另一方面，对于非 常薄的器件层(800埃或小于500埃)，因为很可能在一半厚度被蚀刻掉 之前就可以显露出SECCO缺陷(即，在一半厚度被蚀刻掉之前，SECCO 缺陷就已经穿透了器件层)，所以去除小于一半的厚度可能就够了。

阶段B，在该阶段将衬底1浸没在氢氟酸(hydrofluoric acid)溶液 中，以便通过在介电层5中扩大孔洞11从而对在之前阶段中产生的孔洞 11进行蚀刻。

在该处理之后，剩下的孔洞11足够大，使得能够在显微镜下对它们 进行计数。可以看到，在剩余器件层3的特定厚度下，缺陷密度保持稳 定并且达到上限值，这表示从该厚度开始，原始层中的全部缺陷都是可 见的。在标准的绝缘体上半导体衬底的情况下，在剩余器件层3厚度为 大约或最晚在大约处能够实现稳定。实际上可以看到，位于 SECCO缺陷区域中的器件层3的蚀刻速度是位于不具有SECCO缺陷的 区域中的普通器件层的蚀刻速度的接近两倍。

US 2005/0208322公开了一种制造绝缘体上半导体衬底的方法，该方 法涉及去除缺陷。所提出的工艺是SmartCut^TM类型工艺，其包括将半导 体器件层从源衬底转移到操作衬底上以减少缺陷数量的多个附加步骤。 这些附加步骤包括牺牲氧化阶段，在牺牲氧化阶段，器件层的一部分被 转换为氧化物，去除该氧化物，接着是抛光阶段。通过这些步骤能够去 除表面区域中的缺陷。然而，抛光阶段会引入一些附加缺陷，之后可以 通过第二牺牲氧化阶段来去除这些附加缺陷，在第二牺牲氧化阶段中， 对半导体器件层的表面部分进行氧化并且去除被氧化的部分。通过这种 方法，能够实现大约500个缺陷/cm²范围内的SECCO缺陷。然而，该方 法的缺点在于需要附加的工艺步骤，而且不可能实现100个缺陷/cm²或 更少的缺陷等级。

已经提出了不包括抛光步骤的另外一些SOI制造工艺。US 2005/0026426提出了热处理以使高频粗糙度(high frequency roughness) 最小化，使得不再需要化学机械抛光。具体地说，这种类型的工艺包括 在由氧化硅层来保护该器件层的情况下对绝缘体上硅衬底进行高温退 火，这被称为“稳定氧化退火”。然而，这种长时间且高温的退火会产生 其它类型的缺陷，诸如滑移线(slip line)。此外，这些退火步骤需要能够 承受高温的炉，而这种炉通常相当昂贵并且难以控制沾污。

可以看到，这些已知工艺仍然不能得到好于100个/cm²的SECCO缺 陷密度，并且可以看到，对于小于的器件层，所述这些方法并不 能得到令人满意的结果。从此出发，本发明的目的在于，提供一种绝缘 体上半导体晶片的制造方法，通过该制造方法能够实现小于100个缺陷 /cm²的SECCO缺陷密度，并且该制造方法可以用于相当薄的器件层。

发明内容

通过本发明第一方面所述的方法能够实现该目的。相应地，该方法 包括下列步骤：提供源衬底；在所述源衬底中提供预定分离区；优选地 通过键合将所述源衬底接合到操作衬底上，以形成源-操作复合体(source handle compound)；在所述预定分离区处将所述源衬底的剩余部分从所述 源-操作复合体分离，由此将所述源衬底的器件层转移到所述操作衬底上； 以及减薄所述器件层。该方法特征在于，以小于2.3×10¹⁶个原子/cm²的剂 量注入原子物质(atomic species)，来提供所述预定分离区，并且在低于 925℃的温度(例如：850℃到925℃之间的温度，优选850℃到875℃ 之间的温度)下执行减薄步骤。

可以看到，虽然先前可能已经独立地知道了这些工艺参数中的每一 个，然而这些工艺参数的特殊组合使得SECCO缺陷令人惊异地大幅度降 低到小于100个缺陷/cm²或甚至小于50个缺陷/cm²，特别是对于最终器 件层厚度小于的情况来说。

在权利要求中请求保护的温度条件下，能够在产量与SECCO缺陷密 度之间实现较好的平衡。如果希望进一步减少SECCO缺陷密度，那么优 选的温度范围低于900℃，更特别的是低于850℃。

优选地，该方法可以在减薄步骤之前和/或在减薄步骤之后包括热处 理步骤。更进一步优选的是快速热退火(RTA)步骤，该快速热退火步骤 在至少1200℃、特别是大约1250℃的温度情况下持续至少30秒、特别 是30秒到90秒之间、尤其是45秒到75秒之间。这种快速热退火步骤 不仅使得表面粗糙度被降低，而且在与上述工艺参数组合的情况下还观 察到了与SECCO缺陷有关的协作效果，从而还能够进一步降低SECCO 缺陷的数量。

根据一种变型，所述热处理步骤可以是在1000到1200℃温度范围 内的至少10分钟的炉内退火。通过这种热处理步骤不仅可以降低表面粗 糙度，而且还可以优化SECCO缺陷密度。

有利的是，可以在非氧化气氛下、特别是在氩气氛下执行所述热处 理步骤。在这种气氛下已经观察到了对表面粗糙度以及SECCO缺陷的进 一步优化。

根据一个有利实施方式，所述热处理步骤可以包括两个或更多个连 续的快速热处理步骤。与长时间的单个快速热处理步骤相比，通过执行 多个短时间的快速热处理步骤可以获得更好的退火结果。

有利的是，相应地使用以下剂量的氦离子和氢离子来实现所述预定 分离区，其中，所述氦离子的剂量为1.4×10¹⁶个原子/cm²或更小、特别是 在从1.2×10¹⁶个原子/cm²到1.4×10¹⁶个原子/cm²的范围内、尤其是在从 1.3×10¹⁶个原子/cm²到1.4×10¹⁶个原子/cm²的范围内；所述氢离子的剂量 为0.9×10¹⁶个原子/cm²或更小、特别是在从0.7×10¹⁶个原子/cm²到0.9×10¹⁶个原子/cm²的范围内、尤其是在从0.8×10¹⁶个原子/cm²到0.9×10¹⁶个原子 /cm²的范围内。在这些工艺条件下，能够进一步降低SECCO缺陷密度。 具体地说，两种不同类型的离子的组合在减少SECCO缺陷方面发挥作 用。

根据一个优选实施方式，针对氦，以49keV或更小的能量来执行注 入。将离子的能量、特别是氦离子的能量减少到49keV或更小，能够进 一步降低SECCO缺陷密度。

优选地，减薄步骤至少包括第一减薄步骤及第二减薄步骤。如果通 过热氧化并去除氧化物来实现减薄，那么在SECCO缺陷的数量方面，与 仅具有一个减薄步骤的情况相比，将减薄步骤划分为两个或更多个不同 步骤可以得到更好的结果。如果在两个减薄步骤之间执行快速热退火 (RTA)步骤，能够更加进一步改善该结果。

优选地，可以在所述第一减薄步骤之后以及在第二减薄步骤之后分 别执行温度处理。同样，通过将减薄步骤与温度处理步骤相组合，不仅 能够优化表面粗糙度值，而且同时能够减少SECCO缺陷。

优选地，所述减薄可以包括氧化器件层。因此，通过氧化来消耗所 转移的器件层的一部分，从而实现这里所说的减薄。在该工艺的后期， 可以使用合适的工艺(例如，蚀刻)来执行去除步骤，以去除被氧化的 区域。

优选地，与第一减薄步骤相比，在第二减薄步骤中器件层的厚度减 少更多。通过这样做，可以看到，SECCO缺陷密度进一步降低了，特别 是如果在两个减薄步骤之间执行了快速热退火步骤。

根据一种变型，所述减薄能够通过湿法蚀刻、干法蚀刻以及氯化氢 及氢气氛下的蚀刻中的至少一种来实现。湿法蚀刻通常在室温下执行， 而干法蚀刻以及氯化氢及氢气氛下的蚀刻是在低于925℃的温度(例如， 900℃到925℃之间的温度)执行的。因此，可以在比较低的温度下执 行该工艺。

优选地，在所述减薄之后，器件层的厚度为或更小。如上所 述，现有技术的工艺对于的薄或减薄后的器件层不能得到足够小 的SECCO缺陷密度；而不同工艺参数的有利组合使得即使在及 以下的非常薄的器件层中也能够降低SECCO缺陷。

通过绝缘体上硅晶片、特别是根据上述方法中的一种所制造的绝缘 体上硅晶片，也能实现本发明的目的。

附图说明

参照附图来详细说明本发明，在附图中：

图1例示了确定SECCO缺陷的已知工艺；以及

图2a到图2h例示了本发明方法的一个实施方式，其用于制造降低 了SECCO缺陷密度的绝缘体上半导体衬底。

具体实施方式

图2a例示了源衬底21，它在这里是硅晶片(例如，300mm硅晶片)， 源衬底21包括硅基底23及氧化硅层25，氧化硅层25可以是天然氧化硅， 但也可以是淀积或人工生长的氧化硅层，或是任意其它合适的介电层。

根据本发明，以不超过2.3×10¹⁶个原子/cm²的剂量注入原子物质(这 里是氦离子与氢离子的混合物)。根据本发明一个有利变型，以1.4×10¹⁶个原子/cm²的剂量注入氦离子，并且以0.9×10¹⁶个原子/cm²的剂量注入氢 离子。根据该实施方式，氦离子的能量是49keV，氢离子的能量是32keV。 这导致大约的注入深度。图2b中的一系列箭头所示的离子注入 使得在源衬底21中(这里在硅基底23中)形成与源衬底21的主表面基 本平行的预定分离区27。

随后，如图2c所示，优选地通过借助氧化物层23实现的键合，将 源衬底21接合到操作衬底29上，在该示例中操作衬底29也是300mm 硅晶片(其具有或不具有介电层)，从而形成源-操作复合体(source-handle compound)。代替使用硅晶片，也可以使用任意其它合适的操作衬底29。

通过施加热能或机械能，可以进一步弱化预定分离区27(图2c)， 这进而使得源衬底21的剩余部分31被完全分离，并且将器件层33连同 介电层23一起转移到操作衬底29上，如图2d所示。这些被转移的层的 转移厚度大约为这相当于中间晶片产品。在制造工艺的减薄步 骤之后，最终器件层变得更薄，例如，为1000或或更小。于是， 这相当于最终晶片产品。

下一工艺步骤是牺牲氧化，根据本发明，在低于925℃、特别是在 850℃到925℃之间、尤其是在850℃到875℃之间的温度下执行所述 牺牲氧化。该步骤旨在通过将器件层33的所转移的硅的一部分转换为氧 化硅35从而减小器件层的厚度。因此，通过这个步骤，所转移的器件层 37的硅部分变得更薄(参见图2e)。在该步骤中通常转换了的器 件层33。在产量为次要的情况下，甚至可以在低于900℃的温度、特别 是在低于850℃的温度下执行该工艺。

作为牺牲氧化步骤的替代或者附加，也可以在氯化氢及氢气氛下执 行蚀刻步骤，以部分地去除器件层。

随后执行旨在降低粗糙度的快速热退火步骤。根据该实施方式，在 至少1200℃、特别是在大约1250℃的温度下，执行快速热退火30秒、 优选30到90秒、更特别是45到75秒。

在下一个步骤，通过标准工艺(例如，使用如HF溶液的蚀刻)，来 去除氧化物层35。这得到如图2f所示的情况，在此该结构包括基底29、 所转移的氧化物层23以及减薄后的器件层37。

随后，通过氧化执行第二氧化步骤，所述氧化使得已经减薄的器件 层37被部分地消耗掉，转变为氧化物层39，结果是剩余的减薄后的器件 层41现在的厚度为或更小。该氧化步骤同样是在低于925℃的 温度下执行的。

随后，同样优选在氩气氛和/或氦气氛和/或氢气氛下，在1200℃、 特别是1250℃的温度下，执行快速退火步骤至少30秒、特别是30到90 秒、尤其是45到75秒。最后，执行去除氧化物层39的附加去除步骤， 以实现如图2h所示的最终结构，该最终结构包括基底29以及位于介电 层23上的减薄后的器件层41。

根据所述实施方式的本发明方法的优点在于，以得到协作效果的方 式优化了各个工艺步骤，这极大地减少了SECCO缺陷，即，SECCO缺 陷密度小于100个缺陷/cm²或甚至小于50个缺陷/cm²。这种优化是通过 选择较低离子注入密度并且在减小所转移的层的厚度时选择较低氧化温 度而实现的。此外，快速热退火步骤的特殊工艺参数也能够使得SECCO 缺陷密度降低。此外，将所述减薄划分为两个不同步骤，这进一步有助 于将SECCO缺陷保持得较低。此外，工艺参数组合使得能够以所述较低 SECCO缺陷密度提供小于的器件层。

可以通过应用以下变型来实现根据第一实施方式的本发明，而不会 脱离本发明的原理。首先，代替在各个氧化步骤之后仅执行一个快速热 退火步骤，连续地执行至少两个或更多个快速热退火是更为有利的。根 据另一实施方式，所述热处理步骤也可以是在氩气氛下在1000到1200℃ 的温度范围内执行的至少10分钟的炉内退火。根据另一变型，可以使用 湿法蚀刻、干法蚀刻或氯化氢及氢气氛下的蚀刻，来代替作为减薄步骤 的氧化。

通过单独地或组合地执行该第一实施方式或这些变型中的任意一 个，已经能够实现小于100个/cm²、特别是小于50个/cm²的SECCO缺 陷密度，并且甚至对于较大直径的衬底(例如，基于300mm晶片)，也 已经观察到较低数量的SECCO缺陷。因此，也可以将这种衬底用于存储 装置。