在场效应晶体管中形成不对称叠加电容的结构和方法

摘要

一种用于形成用于半导体器件的不对称隔离物结构的方法，包括在置于半导体衬底(104)之上的至少一对相邻隔开的栅极结构(102)之上形成隔离物层(130)。栅极结构(102)被隔开，使得隔离物层(130)在栅极结构(102)之间的区域中以第一厚度形成并且在别处以第二厚度形成，第二厚度大于所述第一厚度。蚀刻隔离物层使得针对该一对相邻隔开的栅极结构形成不对称隔离物结构。

说明书

技术领域

本发明一般涉及半导体器件处理技术，更特别地，涉及用于在场效应晶体管(FET)中形成不对称叠加电容的结构和方法。

背景技术

在半导体器件的制造中，存在恒定推动力以增加诸如微处理器、存储器件等的某些集成电路器件的操作速度。该推动力由消费者对于在日益增大的速度操作的计算机和其他电子设备的要求所刺激。作为针对增加的速度的要求的结果，诸如晶体管的半导体器件的尺寸不断减少。例如，在诸如场效应晶体管(FET)的器件中，仅举几个例子，诸如沟道长度、结深和栅极电介质厚度的器件参数都持续按比例缩小。

通常而言，FET的沟道长度越小，晶体管将操作越快。此外，通过减少典型晶体管的组件的大小和/或规模，可以在给定量的晶片面积上制造的晶体管的密度和数量也增加，因此降低了每晶体管的总成本以及包括这种晶体管的集成电路器件的成本。

不幸地，减少晶体管的沟道长度也增加了在长沟道晶体管中相对不重要的“短沟道”效应以及“边缘效应”。除其他之外，短沟道效应的一个例子包括当假设晶体管处于“截止”或非导通状态时增加的漏极到源极的泄漏电流，该增加的漏极到源极的泄漏电流是由于相对于较短沟道长度而言的扩大的耗尽区引起的。此外，也会不利地影响晶体管性能的边缘效应之一是称为密勒电容的效应。密勒电容是寄生叠加电容(C_OV)，其是由于掺杂的多晶硅栅电极和栅极电介质引起的，其中该栅极电介质(几乎总是)与FET的重掺杂源极/漏极区和/或轻掺杂源极/漏极扩展(SDE)区(如果存在)的导电部分叠加。

此外，由于晶体管尺寸按比例缩小，栅极到源极/漏极扩展叠加需要保持相对恒定，使得可以维持驱动电流。例如，叠加的约20nm/侧的最小值是防止晶体管驱动电流(I_dsat)下降所必需的。当叠加太小时，在扩展和沟道之间将创建高阻区。随着器件变得更小，源极扩展到漏极扩展的距离变得更窄，导致了严重的击穿问题。

因此，期望能够制造一种FET器件，其在器件的栅极和源极之间维持低串联电阻，而同时最小化由于过度的栅极到漏极的叠加形成的不利结果，例如短沟道效应、热载流子效应、击穿和寄生密勒电容。

发明内容

通过用于形成用于半导体器件的不对称隔离物(spacer)结构的方法克服或减轻了现有技术的上述缺陷和不足。在示范性实施方式中，该方法包括在置于半导体衬底之上的至少一对相邻隔开的栅极结构之上形成隔离物层。栅极结构被隔开，使得所述隔离物层在栅极结构之间的区域中以第一厚度形成并且在别处以第二厚度形成，第二厚度大于所述第一厚度。蚀刻隔离物层，使得针对该一对相邻隔开的栅极结构形成不对称隔离物结构。

在另一实施方式中，用于形成用于半导体器件的场效应晶体管(FET)结构的方法包括在半导体衬底之上形成至少一对相邻隔开的栅极结构，以及在相邻隔开的栅极结构之上形成隔离物层。栅极结构被隔开，使得所述隔离物层在栅极结构之间的区域中以第一厚度形成并且在别处以第二厚度形成，所述第二厚度大于所述第一厚度。蚀刻隔离物层使得形成与该一对相邻隔开的栅极结构的侧壁相邻的不对称隔离物结构，以及使衬底注入有根据不对称隔离物结构而具有不对称特征的掺杂区。

在又一实施方式中，用于形成用于半导体器件的场效应晶体管(FET)结构的方法包括在半导体衬底之上形成至少一对相邻隔开的栅极结构，形成邻近该一对相邻隔开的栅极结构的侧壁的偏移隔离物，以及在衬底中形成扩展区。在偏移隔离物、栅极结构和衬底之上形成第二隔离物层。对第二隔离物层进行中性物类(neutralspecies)的单个的、有角度的离子注入，该有角度的离子注入源自单一方向。蚀刻第二隔离物层，其中对进行所述有角度的离子注入的第二隔离物层的部分以快于其未暴露部分的速率进行蚀刻，从而形成邻近偏移隔离物的不对称第二隔离物。然后使衬底注入有源极和漏极区。

在又一实施方式中，场效应晶体管(FET)器件包括：在半导体衬底之上形成的栅极结构；在栅极结构的侧壁上形成的第一对隔离物结构；以及邻近第一对隔离物结构形成的第二对隔离物结构，第二对隔离物结构相对彼此具有不对称厚度。在栅极结构的一侧注入源极区及其扩展，以及在栅极结构的另一侧注入漏极区及其扩展。根据第二对隔离物结构的所述不对称厚度，源极区的扩展的长度与漏极区的扩展的长度不同。

附图说明

参照示范性附图，其中类似元件在多个附图中以类似标号标记：

图1至图3是示出根据本发明示范性实施方式的FET器件中不对称源极和漏极叠加区的形成的一系列截面图；

图4至图7和图9是示出根据本发明可选实施方式的FET器件中不对称源极和漏极扩展区的形成的一系列截面图；

图8是根据图7中所示处理步骤形成的器件的示范性SEM图像；

图10是具有不对称隔离物的SRAM单元的一部分的示范性SEM图像；

图11至图14是示出根据本发明可选实施方式的FET器件中不对称源极和漏极叠加区的形成的一系列截面图；以及

图15至图20是示出根据本发明又一实施方式的FET器件中不对称源极和漏极扩展区的形成的一系列截面图。

具体实施方式

这里公开了一种用于减少场效应晶体管(FET)中叠加电容的方法和结构。在传统FET制造工艺中，在栅极导体的相对侧形成的隔离物结构通常是对称的，使得后来形成的源极和漏极扩展具有相对于栅极的相同叠加量。然而，因为晶体管驱动电流主要由源极侧叠加的量(即，栅极到源极的电阻)控制，所以漏极侧叠加的量仍可以减少，而不会不利地影响驱动电流。另一方面，栅极到漏极的叠加的减少在例如短沟道效应、击穿、热载流子效应和寄生电容方面是有益的。

此外，由于器件尺寸缩小，扩展电阻变得显著。较短源极侧扩展(窄隔离物宽度的结果)将减少串联电阻以及改进器件性能，并且也不造成诸如热载流子效应的问题，因为漏极侧扩展(不减少隔离物宽度的结果)仍维持在适当长度。这与传统形成的导致对称源极和漏极扩展长度的用于源极和漏极侧的对称扩展大不相同。

因此，如这里更详细所述，所公开的本发明实施方式使用各种制造技术来制作不对称隔离物结构，其导致具有长和短的叠加的源极和漏极扩展，以及它们自己长和短的扩展。

首先参照图1至图3，示出根据本发明示范性实施方式的用于一对FET器件100的不对称源极和漏极叠加区的形成的一系列截面图。特别地，图1示出在半导体衬底104(例如，硅)之上形成的一对相邻栅极导体102，栅极102形成在相应栅极氧化层106上。还示出浅沟隔离(STI)结构108用于使衬底104上的各器件彼此电隔离。因为基本FET结构对于本领域技术人员是公知的，因此这里不再详细描述诸如STI 108和栅极氧化层106的确定特征。

还如图1所示，在一对栅极结构102之上形成不均匀厚度的隔离物层130。图1的实施方式使用非常接近的两个邻近栅极(例如，其间间隔栅极高度的约1至3倍)。通过选择性地调整形成隔离物层130中的沉积参数，将相对于栅极外部区域而在两个栅极之间的区域之上形成更薄的膜。这样，当构图和蚀刻隔离物层130时，将由于不均匀厚度的层的恒定蚀刻速率产生不对称隔离物114a、114b，如图2所示。

形成不对称隔离物之后，图3示出根据标准器件处理的晕圈和扩展注入步骤。在退火以驱动注入的掺杂材料之后，看出对应于较薄隔离物114b的扩展116具有比对应于较厚隔离物114a的扩展118更长的叠加。换言之，“长叠加”扩展116在栅极之下扩展得比“短叠加”扩展118多。在优选实施方式中，FET结构的源极端将位于栅极的长叠加扩展侧(以维持驱动电流)，而漏极端位于栅极的短叠加扩展侧(以减少总叠加电容以及改进短沟道效应)。

通过不均匀层形成的不对称隔离物形成的原理也可以在深源极和漏极区的形成期间应用。图4至图7和图9是示出根据本发明另一实施方式的FET器件中不对称源极和漏极扩展区的形成的一系列截面图。在图4中开始，偏移隔离物114初始形成在FET栅极结构之上。

隔离物114可以如在传统工艺中是对称的(即，在栅极的两侧厚度基本上相等)，或者可选地，隔离物114可以如图2所示不对称地形成。为了说明目的，在本工序中描述偏移隔离物114为对称的。图5示出根据标准器件处理的晕圈和扩展注入步骤，接着是退火以扩散注入的掺杂材料。对于对称偏移隔离物114，在栅极的两侧所得的扩展120将具有基本上相等的叠加。另一方面，如果根据图1-图2所示处理形成隔离物114，则将如图3所示出现不对称扩展。

然后如图6所示，在器件之上形成不均匀的第二隔离物层132(例如，Si₃N₄)。类似于图1的实施方式，第二隔离物层132(假设栅极之间足够接近的距离以及适当调整的工艺条件)将在栅极之间的区域中形成得较薄，而在栅极外部区域中形成得较厚。一旦在图7中构图和蚀刻第二隔离物层132，就形成不对称隔离物124a、124b。以示例方式，图8是根据图7所示处理步骤形成的器件的示范性SEM图像。

通过不对称隔离物124a、124b的形成，图9所示源极/漏极离子注入步骤导致具有不同长度的扩展。更具体地，栅极外部的扩展120a比栅极之间的扩展120b长。这是由于深源极/漏极注入在第二组隔离物较薄处更接近栅极，因此缩短图5中形成的扩展区。通过这种短扩展，对载流子(例如，电子或空穴)存在较低电阻。在这种实施方式中，可行的是具有位于栅极之间的共源极端以减少串联电阻，而漏极端位于扩展较长的栅极外部。

这种应用的一个适当的例子可以是SRAM单元的PFET器件对，其具有连接到电源电压(V_DD)的源极端。图10是具有不对称隔离物的SRAM单元的一部分的示范性SEM图像，类似于图9所示实施方式。应该注意，较薄隔离物位于两个栅极之间。

图11至图14示出根据本发明另一实施方式的用于形成不对称隔离物的另一技术。如同上述实施方式，图11示出在半导体衬底104、栅极氧化层106和STI结构108之上形成的一对栅极导体102。此外，隔离物层110(例如，氧化物，TEOS、氮化硅)形成在器件100之上用于在掺杂注入之前形成隔离物。

传统地，接着将对图11的隔离物层110构图和不均匀蚀刻以产生沿着栅极导体102的侧壁的基本上对称的隔离物。然而，如图12所示，然后对晶片进行例如锗(Ge)或氙(Xe)的中性掺杂剂物类的有角度的离子注入(箭头112)。这导致在栅极结构一侧的隔离物层110接收有角度的离子注入。在示范性实施方式中，注入角度可以大致从约10度到约35度。这种注入的效果是增加隔离物层110的被注入部分相对于该层的剩余部分的蚀刻速率。因此，当随后构图和蚀刻被注入的隔离物层110时，如图13所示，每个栅极留有一对隔离物114a、114b，其中在栅极的被注入侧的隔离物114b比在栅极的未注入侧的隔离物114a薄(即，不对称)。

不对称隔离物形成之后，图14示出晕圈和扩展注入步骤以形成具有较长和较短叠加116、118的扩展，类似于图3的结构。然而，图3的较长叠加116位于栅极的内部，而图14的较长叠加116位于栅极的右侧。

通过离子注入的不对称隔离物形成的原理也可以在源极和漏极区的形成期间应用。图15至图20是示出根据本发明另一实施方式的FET器件中不对称源极和漏极扩展区的形成的一系列截面图。开始在图15中，示出在形成偏移隔离物114之后的FET结构。如同图4，在图5的晕圈/扩展离子注入步骤之前，偏移隔离物114可以是对称形成或不对称形成。

图16示出根据标准器件处理的晕圈和扩展注入步骤，接着是退火以扩散注入的掺杂材料。对于对称偏移隔离物，在栅极的两侧所得的扩展120将具有基本上相等的叠加。另一方面，如果根据图12-图13所示处理形成隔离物114，则扩展120将出现如图14所示。在任一情况下，然后如图17所示在器件之上形成第二隔离物层122(例如，Si₃N₄)。

然后，如图18所示，对第二隔离物层122进行中性掺杂剂物类的有角度的离子注入(箭头112)，方式类似于前一实施方式中所述的方式。同样，这具有增加层122的被注入部分的蚀刻速率的效果。因此，当如图19所示构图和蚀刻层122时，在第一组偏移隔离物114之上形成第二组隔离物124a、124b。不论第一组偏移隔离物114是对称的还是不对称的，第二组隔离物事实上将是不对称的，这是由于图18所示的有角度的注入。特别地，栅极结构的未注入侧包括较厚隔离物124a，而栅极结构的注入侧包括较薄隔离物124b。

如最后图20所示，然后根据传统工艺掺杂对晶片进行(深)源极/漏极注入。然而，在对应于较薄隔离物124b的栅极侧，在深源极/漏极注入之后保留的所得扩展120b的长度变得比对应于较厚隔离物124a的栅极侧的扩展120a短。因此，在优选实施方式中，FET的源极侧位于对应于较薄隔离物124b的栅极侧。相反，漏极侧扩展仍维持在确定长度以防止热载流子效应。

通过使用有角度的中性掺杂剂注入步骤以增加隔离物层的蚀刻速率，可以实现具有不对称隔离物厚度的FET器件。这继而允许具有长/短叠加的扩展以及它们自己较长和较短的扩展。然而，也预期另外的方法来产生如上所述的不对称隔离物。

尽管已经参照优选实施方式描述了本发明，但本领域技术人员将理解，在不脱离本发明的范围的情况下，可以进行各种改变，并且等同物可以代替其元件。此外，在不脱离本发明的本质范围的情况下，可以进行许多修改以使特定情况或材料适应本发明的教导。因此，本发明不限于作为预期用于实现本发明的最佳方式公开的特定实施方式，而是本发明将包括落入所附权利要求的范围内的所有实施方式。

工业适用性

本发明的结构和方法有益于集成电路的制造，更特别地，有益于场效应晶体管的制造。