与CMOS加工技术兼容的双极器件

摘要

一种双极器件包括：设置在半导体衬底上的第一极性的发射极；设置在半导体衬底上的第一极性的集电极；网状配置中的用于限定发射极和集电极的栅图案；在栅图案下的第二极性的内部基极；和设置在栅图案上并与内部基极耦合的、用于与内部基极一起形成双极器件的基极的外部基极。

说明书

技术领域

本申请一般涉及双极器件，并且特别涉及与CMOS加工工艺兼容的、并形成为网状结构以增强其性能的双极器件。

背景技术

虽然CMOS器件具有低功耗和高输入阻抗的优点，但是它们经常需要一些专门设计的I/O器件和电路用于隔离其与高压信号。这些I/O器件和电路在半导体加工期间通常需要额外的掩膜。一种用于简化半导体加工的方法是采用双极器件作为I/O器件。双极器件能够承受高电压，易于制造，并且完全与传统的CMOS加工技术兼容。此外，在设计模拟电路中双极器件具有比CMOS器件多的优点。例如，与对于相同电流的MOS器件相比，双极器件能够提供高电流增益，低噪音，更高的驱动能力，以及低器件错配。希望在某些电路中采用双极器件和CMOS器件以对于电路系统获得更好和平稳的性能。

图1举例说明了与CMOS加工技术兼容的传统的PNP双极晶体管10。局部氧化硅(LOCOS)隔离11在半导体器件1的N阱15上限定了三个有源区12，13和14。掺杂有P型杂质的有源区12和13分别形成发射极16和集电极17。在发射极16和集电极17之间的LOCOS隔离11在其下的N阱15中限定了内部基极18。外部基极19经由N阱15的主体电连接到内部基极18。外部基极19掺杂有N型杂质以改善其导电性。当发射极16，集电极17和外部基极19被适当偏置时，载流子将在发射极16和集电极17之间流动以产生电流的放大。能够在美国专利申请公开NO.US2006/0197185中得到这种双极晶体管。

PNP双极晶体管10的性能主要依靠内部基极18的宽度和它至外部基极19的距离。传统上，它的大约为1-5的电流增益β太小以致不能满足许多电路设计。再次，如果浅沟槽隔离(STI)替换所使用的LOCOS隔离，在STI上载流子几乎不可能在集电极和发射极之间移动。这更退化了双极晶体管的性能。

图2举例说明了用于解决上述问题的传统的双极器件20的布图。双极器件20构造在N阱22上，N阱22形成在半导体衬底(图中未示出)中。隔离区24，例如LOCOS隔离或浅沟槽隔离形成在N阱22上以限定有源区26。导电栅28横跨有源区26形成。P+掺杂区30a和30b形成在隔离区24内的N阱22上，并邻近导电栅28。具有比N阱22的剂量高的N+掺杂区32a和32b形成为与在导电栅28下的N阱22在其两个纵端部分地交叠。外部基极接触34a和34b分别设置在N+掺杂区32a和32b上，并与在导电栅28下的N阱22形成双极晶体管20的基极。

工作时，P+掺杂区30a和30b中的一个起发射极的作用，另一个起集电极的作用。双极晶体管20的基极由内部基极，在导电栅28下的部分N阱22，和包括N+掺杂区32a和32的外部基极构成。与图1示出的现有技术相比，因为N+掺杂区32a和32b设置在导电栅28的两个纵端，所以缩短了内部基极和外部基极之间的距离，并且减小了它们之间的电阻。结果是，与图1中示出的通过传统双极器件获得的大约1至5倍增益相比，双极器件20能够获得高电流增益。

图3举例说明了在美国专利申请公开NO.US2007/0105301中公开的双极器件阵列40的传统布图结构图。双极器件阵列40设置在N阱44上，N阱44形成在半导体衬底(图中未示出)中。导电栅42a和42b的行和列设置在N阱44上。导电栅42a和42b与MOS晶体管的栅一起形成在半导体衬底上。导电栅42a包括与标号42b表示的另一组平行线交叉的一组平行线。P+掺杂区46形成在N阱44上的导电栅42a和42b之间的范围中，除了通过虚线确定的N+掺杂区48。因为在离子注入工艺期间形成P+掺杂区46时导电栅42a和42b挡开了P+离子，所以在导电栅42a和42b下的N阱44具有N型极性，在P+掺杂区46的形成期间不受影响。接触49形成在P+掺杂区46和N+掺杂区48上。

每两个相邻P+掺杂区46分别起集电极和发射极的作用。在导电栅42a和42b下的N阱44起内部基极的作用，而N+掺杂区48起外部基极的作用。每个发射极和它的周围的集电极和基极一起起PNP双极晶体管的作用，并且这种双极器件的行和列构成双极器件阵列40。双极器件阵列40具有减小基极阻抗和增大器件布图设计密度的优点。

由于上述内容，为了获得更大的电流增益和器件布图设计密度，仍然有用于改善传统双级器件的构造和布图设计的空间。

发明内容

本发明的目的针对双极器件。在本发明的一个实施例中，双极器件包括：设置在半导体衬底上的第一极性的发射极；设置在半导体衬底上的第一极性的集电极；网状配置中的限定发射极和集电极的栅图案；在栅图案下的第二极性的内部基极；和设置在栅图案上并与内部基极耦合的、用于与内部基极一起形成双极器件的基极的外部基极。

在本发明的另一个实施例中，公开了一种双极器件阵列，其包括：设置在半导体衬底上的第一极性的发射极；设置在半导体衬底上的第一极性的集电极；网状配置中的限定发射极和集电极的栅图案；在栅图案下的第二极性的内部基极；设置在栅图案上并与内部基极耦合的、用于与内部基极一起形成双极器件的基极的外部基极，和设置在发射极上的发射极接触，其中发射极接触与集电极之间的距离小于发射极接触和外部基极之间的距离。

然而，从结合附图的详细实施例的以下说明中可以更好的理解本发明的结构和操作方法以及它的额外的目的和优点。

附图说明

图1举例说明了传统的双极器件的截面图。

图2举例说明了传统的双极器件的布图构造图。

图3举例说明了传统的双极器件阵列的布图构造图。

图4A举例说明了根据本发明的一个实施例的双极器件阵列的布图构造图。

图4B举例说明了根据本发明的实施例的双极器件阵列的截面图。

图4C举例说明了根据本发明的实施例的双极器件阵列的截面图。

图4D举例说明了根据本发明的实施例的双极器件阵列的截面图。

图5举例说明了根据本发明的另一个实施例的双极器件阵列的布图构造图。

图6举例说明了根据本发明的又另一个实施例的双极器件阵列的布图构造图。

图7举例说明了根据本发明的又另一个实施例的双极器件阵列的布图构造图。

图8举例说明了根据本发明的又另一个实施例的双极器件阵列的布图构造图。

具体实施方式

本发明描述了一种具有改善的电流增益和与CMOS加工工艺兼容的双极器件。为了说明其原理的目的下面仅仅描述了本发明的不同的实施例。可以明白，虽然在此没有明确描述，但是本领域的技术人员能够设计各种包含本发明的原理的等同物。

图4A举例说明了根据本发明的一个实施例的双极器件阵列60的布图构造图。多个行导电栅62a和多个列导电栅62b设置在N阱64上，并在它们之间限定起集电极或者发射极作用的P+掺杂区66。在导电栅62a和62b下的N阱64起到掺杂有N型杂质的内部基极的作用。外部基极68通过在导电栅62a和62b的交叉区域重掺杂N型杂质形成，以和它下层的内部基极形成欧姆接触。接触65设置在P+掺杂区66上以及接触67形成在外部基极68上。外部基极68，在导电栅62a和62b下的内部基极，以及它的相邻发射极和集电极一起起双极器件的作用。

在构造双极器件阵列60中的一个考虑是发射极和集电极之间的距离d1应该小于发射极接触65和外部基极68之间的距离d2。图4B举例说明了沿着发射极接触65和邻近导电栅62b的集电极之间的距离d1的双极器件阵列60的局部截面图，而图4C举例说明了沿着发射极接触65和外部基极68之间的距离d2的双极器件阵列60的局部截面图。如在这些图中清楚地显示，发射极和集电极之间的距离d1小于发射极和外部基极68之间的距离。当发射极和基极被正向偏压时，本结构确保大部分载流子能够在发射极和集电极之间流动，而不是直接在发射极和外部基极之间流动，因而允许双极器件功能正常。

导电栅62a和62b的材料可以是多晶硅，钨或者其它的金属合金。然后，可以注意因为导电栅62a和62b被设计成虚结构因而不会起到双极器件阵列60的有源部分的作用，作为替代地，它们也可以由非导电材料制成，但这失去了与传统的CMOS工艺的兼容性。导电栅62a和62b仅仅用来从光刻立场限定内部基极。导电栅可以被蚀刻掉，否则当双极器件激活时MOS器件可能被导通。外部基极接触需要是欧姆接触的，否则双极器件的性能可能严重退化。作为一个实施例，可以在外部基极接触开口之后通过如磷或砷离子的N+掺杂物的重离子掺杂形成欧姆接触。

双极器件的密度增加，因而在硅片的单位区域内制造更多的双极器件。代替构造具有一个拉长的内部基极的双极器件，阵列60中的每个双极器件具有围绕发射极的四个内部基极，因而其可以以更紧凑的方式来制造。结果是，可以按比例放大所提出的双极器件以提供放大的电流增益。例如，所述双极器件阵列的电流增益可以超过100，其对电路设计中的大部分的应用是足够的。

图4D举例说明了沿着图4A所示阵列60中的线A-A’的双极器件的截面图。集电极66a和发射极66b设置在N阱64上，并被在导电栅62b下的内部基极区域隔开。为了增加发射极效率，取消了发射极66b的轻掺杂漏以及发射极66a和发射极66b的口袋注入(pocket implant)。本结构可以用为用来构造图4A所示的双极器件阵列60以及将在下面的段落中描述的其它各种阵列的基本结构。

图5举例说明了根据本发明的另一个实施例的双极器件阵列70的布图构造图。双极器件阵列70设置在N阱74上，N阱74形成在半导体衬底(图中未示出)上。导电栅72以包括正方形栅72a和将正方形栅72a连接在一起的桥72b的结构的方式设置在N阱74上。在正方形栅72a的边界内的区域掺杂有P型杂质，以形成起发射极作用的P+掺杂区。通过正方形栅72a和桥72b的边界限定的区域掺杂有P型杂质以形成起集电极作用的P+掺杂区。在导电栅72下的N阱74、正方形栅72a和桥72b起内部基极的作用。部分桥72b掺杂有N型杂质以形成起外部基极作用的N+掺杂区76，在外部基极上形成它们的相应的基极接触。需要注意虽然公开了正方形导电栅，但是作为选择地，它可以以任何多边形形状或几何图形形状制造。

图6举例说明了根据本发明的又另一实施例的双极器件阵列80的布图构造图。除了移除导电栅62a和62b和保留外部基极68之外，双极器件阵列80具有类似于图4A所示的阵列60的结构，与其中MOS栅和外部基极连接的合并MOS/双极器件相反。

图7举例说明了根据本发明的又另一实施例的双极器件阵列90的布图构造图。在阵列90中，导电栅92a，92b和92c设置在表示三角形的三个侧边的三个方向上。P+掺杂区94形成在通过导电栅92a，92b和92c的相邻部分限定的三角形区域内部以起到发射极和集电极的作用。N+掺杂区96形成在导电栅92a，92b和92c的交叉点以起到外部基极的作用。每组相邻的发射极、集电极和外部基极起阵列90内的双极器件的作用。

图8举例说明了根据本发明的又另一实施例的双极器件阵列100的布图构造图。在阵列100中，导电栅102设置为六边形形状。P+掺杂区104形成在通过导电栅102限定的六边形内部以起到发射极和集电极的作用。N+掺杂区106形成在导电栅102的拐角处以起到外部基极的作用。每组相邻的发射极、集电极和外部基极起到阵列100中的双极器件的作用。

需要注意在图4A，图7，和图8中所示的双极器件阵列具有一个共同特征是外部基极形成在导电栅的交叉处，并且散布在发射极和集电极的周围。这种结构允许双极器件按照紧凑的方式设置，因而在单位的布图区域内增加了器件密度。

半导体技术领域的技术人员可以明白虽然以上实施例集中在PNP双极器件，但是通过以上实施例解释的原理可以适用于通过反转双极器件的集电极、发射极和基极的极性来构造NPN双极器件。

以上说明书提供了许多不同的实施例或者用于执行发明的不同特征的多个实施例。描述了组件和工艺的详尽的实施例以帮助阐明发明。当然，这些仅仅是实施例并且不能意味着限定从权利要求中描述的发明。

虽然在此如具体体现在一个或更多详尽实例中举例说明和描述了发明，但是这仍然不意味着限于所示出的详情，因为在此在不超出发明的精神并在权利要求的等价物的范围内，可以作出各种修改和结构改变。因而，恰当地是以广泛地意义并且以与发明的范围一致的方式来解释所附权利要求，如以下权利要求所阐明的。