包含并联连接的基准磁隧道结以提供最优基准阻抗的磁隧道结反熔丝电路

摘要

反熔丝电路(10)以每位方式提供指示MTJ(磁隧道结)反熔丝(18)是否响应于编程电压已被预先编程为低阻抗状态的信号。读出放大器(12)提供阻抗状态信号。多个基准磁隧道结(16)被并行连接并且被连接到读出放大器(12)，每个(50、52、54)均具有一定范围内的阻抗，以提供可被读出放大器(12)确定为不同于MTJ反熔丝(18)的每个阻抗状态的集体阻抗。当写电路(20)能够编程反熔丝磁隧道结(18)时，写电路有选择地提供足以产生编程电压的电流。当检测到MTJ反熔丝(18)中的阻抗的变化后，写电路(20)降低提供给反熔丝(18)的电流。多个反熔丝可被同时编程。调整晶体管的栅氧化物厚度以得到最佳性能。

说明书

技术领域

本发明一般涉及集成电路，尤其涉及用于集成电路中的反熔丝。

背景技术

熔丝通常用于集成电路，特别用于实现存储器中的冗余度，而且 用于产生诸如定时和偏置条件的电路调整。最通常利用激光熔丝技术 来实现之，激光熔丝技术需要单独通路通过执行这一功能的设备，从 而产生增加的测试成本。为减少这些增加的成本，开发电可编程熔丝 和反熔丝(antifuse)的工作已经进行。在这方面的困难之一是使用合 理电压的同时达到足够的可靠度。为有效编程经常需要非常高的电压。 磁隧道结(MTJ)器件的使用显示了减少所需电压电平的希望。MTJ器 件通常难以用使得其电工作特性相对一致的方式制造。不仅从晶片到 晶片，而且从模片(die)到模片来看，变化也趋于是显著的。此外，处 理过程中的变化也可以明显地改变电特性。同样，编程的时间虽然与 使用激光相比减少了，但是仍然比期望的要长。

因而，对于在存在电工作特性的变化的情况下可以相对较低电压 编程的、并且类似地能够有效读取熔丝或反熔丝的状态的熔丝和/或反 熔丝存在着需要。另一个需要是减少编程熔丝和/或反熔丝所需的时 间。在所有这些情况中，还期望在维持可靠工作的同时保持集成电路 的面积尽可能小。

附图说明

在附图中作为例子而不是作为限制说明了本发明，图中用类似的 附图标记表示类似的要素，其中：

图1是根据本发明的实施例的反熔丝电路的电路图；

图2是用于理解图1的反熔丝电路的工作的时序图；以及

图3是利用图1中所示类型的反熔丝电路的反熔丝系统的模块图。

具体实施方式

在一个方面，被用来读取MTJ反熔丝的状态的基准包含并联的未 编程MTJ器件以设置基准阻抗(resistance)。并联MTJ提供了MTJ反熔 丝的编程与未编程阻抗之间的阻抗。利用由与MTJ反熔丝相同结构组 成的基准，在跟踪由于制造过程中的变化导致的工作特性的改变中， 基准是相对有效的。此外，并联MTJ器件的数量是可选的，使得阻抗 等级可被调节以获得最优基准阻抗。这一点由于未编程MTJ反熔丝间 阻抗的变化而尤其重要。基准阻抗需要始终可探测地低于甚至具有最 低未编程阻抗的那个的未编程阻抗。基准和MTJ反熔丝由传输晶体管 保护以不受读出放大器(sense amplifier)中所用的较高电压的影响，所 述传输晶体管被用来处理较高电压，以便保护MTJ器件不受可超过 MTJ器件的击穿电压的较高电压的影响。类似地，这些传输器件还保 护读出放大器不受编程期间写电路所用的某种程度高电压的影响。写 电路还通过减少电流来响应MTJ反熔丝的击穿，其使得电流被更加快 速地用于其它地方。参照附图及后面的描述可以更好地理解这一点。

图1中所示的是反熔丝电路10，其包括读出放大器12、保护电路 14、基准16、反熔丝18以及写电路20。该描述实施例中的反熔丝18是 磁隧道结(MTJ，magnetic tunnel junction)器件。虽然反熔丝电路10 可能适用于其它类型的反熔丝或甚至熔丝，但是MTJ器件由于其对于 编程的相对较低电压要求而特别有利。

读出放大器12包括P沟道晶体管22、反相器(inverter)24、P沟道 晶体管26、N沟道晶体管28、P沟道晶体管30、N沟道晶体管32、P沟 道晶体管34以及反相器36。保护电路14包括N沟道晶体管38和N沟道晶 体管40。基准电路16包括MTJ器件50、52和54。写电路20包括电平转 换器(level shifter)56、P沟道晶体管58、P沟道晶体管60、P沟道晶体 管62、N沟道晶体管64和N沟道晶体管66。晶体管38、40、58、60、62、 64和66全部是特别用来处理较高电压的晶体管。这通常通过增加栅极 电介质厚度来实现。因而，P沟道晶体管58、60和62具有比P沟道晶体 管22、26、30和34更高的击穿电压。类似地，N沟道晶体管38、40、 64和66具有比N沟道晶体管28和32更高的击穿电压。为了能够处理不 同电压的这一目的，集成电路具有不同击穿电压的晶体管是常见的。 较低的击穿晶体管是为了较高性能和较低的功率。在一个典型应用中， VDDL用于逻辑器件，而VDDH用于输入/输出电路。读出放大器12由 低功率供电VDDL供电，而写电路20由高功率供电电压VDDH供电。 在该例子中的VDDL的标称电压是1.8伏，而在该例子中VDDH是3.3 伏。

晶体管22具有用于接收启动复位(power on reset，POR)信号 PORB(B被用来指示有效(active)逻辑低信号)的栅极、连接到VDDL的 源极，和漏极。反相器24具有连接到晶体管22的漏极的输入，以及用 于提供互补输出信号FUSEB的输出。晶体管26具有连接到VDDL的源 极、连接到晶体管22的漏极的漏极，和栅极。晶体管28具有连接到晶 体管26的漏极的漏极、连接到晶体管26的栅极的栅极，和源极。晶体 管30具有连接到VDDL的源极、连接到晶体管26和28的漏极的栅极， 和漏极。晶体管32具有连接到晶体管30的漏极的漏极、连接到晶体管 30的栅极的栅极，和源极。晶体管34具有连接到VDDL的源极、用于 接收POR信号PORB的栅极和连接到晶体管30和32的漏极的漏极。反 相器36具有连接到晶体管34、32和30的漏极的输入，以及用于提供输 出信号FUSE的输出。

晶体管38具有连接到晶体管28的源极的漏极、用于接收读偏置电 压RB的栅极，和源极。晶体管40具有连接到晶体管32的源极的漏极、 用于接收读偏置电压RB的栅极，和源极。读出放大器12和保护电路14 可以一起被认为是读出电路。

MTJ 50、52和54各具有连接到晶体管38的源极的第一端子和连 接到负电源端子VSS的第二端子。VSS通常是地。反熔丝18具有连接 到晶体管40的源极的第一端子和连接到VSS的第二端子。反熔丝18的 第一端子提供MTJ电压VMTJ用于帮助写电路20中的电流控制。

电平转换器56具有用于接收选择信号SELECT B的输入，和输 出。晶体管58具有用于接收写功率信号WP的源极、连接到电平转换 器56的输出的栅极，以及连接到反熔丝18的第一端子的漏极。晶体管 60具有用于接收写功率信号WP的源极、连接到晶体管58的漏极的漏 极，和栅极。晶体管62具有连接到VDDH的源极、连接到晶体管60的 栅极的漏极和连接到VSS的栅极。晶体管62的漏极提供返送电压VFB。 晶体管64具有连接到晶体管62的漏极的漏极、用于接收写功率信号 WP的栅极，和源极。晶体管66具有连接到晶体管64的源极的漏极、 连接到MTJ 18的第一端子的栅极和连接到VSS的源极。

结合图2的时序图描述反熔丝电路10的工作。加电时，POR信号 PORB在足够时间内是逻辑低用于使电源稳定以及使电路响应。在该 初始逻辑低情况下，晶体管22和34是导通的，使得反相器24和36输出 逻辑低。随着VDDH和VDDL朝其最终电压而电压上升，选择信号 SELECTB、MTJ电压VMTJ和返送电压VFB也上升。VDDL的上升与 VDDH的上升相比被延迟。检测到VDDL的升高，并且在预期的延迟 之后，POR信号PORB转为无效(inactive)逻辑高状态。响应于POR信 号PORB变成无效，FUSE和FUSEB变为互补，而VMTJ变为逻辑低。 SELECTB在无效状态中保持逻辑高。

在该例子中，反熔丝18尚未被编程，所以此时读出逻辑低(也即 逻辑0)。在这种情况下，并联的MTJ 50、52和54的阻抗比反熔丝18的 阻抗低。这导致当通过转换为逻辑高使得晶体管22和34变成不导通， 从而PORB释放读出放大器12的控制的时候，晶体管28的漏极处于比 晶体管32的漏极低的电压。这导致读出放大器12具有晶体管30和32的 漏极上的逻辑高，以使输出信号FUSE处于逻辑低，相应地晶体管26 和28的漏极处于逻辑低以使输出信号FUSEB处于逻辑高。由于 SELECTB处于逻辑高，电平转换器56提供逻辑高给晶体管58，使得晶 体管58不导通。写功率信号WP处于逻辑低，使得晶体管64不导通。 晶体管62导通，以提供逻辑高给晶体管60的栅极，使得晶体管60不导 通。由于晶体管58和60不导通，VMTJ被反熔丝18控制。

在反熔丝18被编程的情况中，如图2所示，写功率信号WP转为编 程电平，其基本与VDDH的电压相同，在该例子中大约3.3伏。晶体管 58和60仍然不导通，使得VMTJ不变。在WP已经抬高到编程电平之后， SELECTB转为逻辑低以启动实际编程。响应于SELECTB为逻辑低， 电平转换器56提供逻辑低给晶体管58的栅极，使得晶体管58变为导通。 由于WP处于编程电平，所以晶体管64为导通的。由于导通的晶体管 58提供足够高电压给晶体管66的栅极以使其导通，所以晶体管66也是 导通的。由于晶体管64和66导通，所以晶体管60的栅极处的电压足够 低以使晶体管60导通。在这种情况下，晶体管60优选地承载比晶体管 58更多的电流。目的是将VMTJ的电压电平提到足够高以击穿反熔丝 18。由于反熔丝18是MTJ，所以击穿电压通常为1.8伏或更低。由于晶 体管58和60二者是导通的，所以VMTJ的电压接近3.3伏。晶体管38和 40被偏置，以防止该高电压达到读出放大器12。读偏置RB的电压为高 于可靠读出反熔丝18的状态所需的电压的阈值电压。

在该例子中，读偏置电压RB大约为1.2伏。该电压必须足够低以 保证读期间不达到MTJ击穿。该偏压在读与编程之间不改变。由于 VMTJ处于3.3伏，读出放大器12由保护电路14保护，并且反熔丝18击 穿并且变得更加导通得多。作为MTJ器件的反熔丝18的典型变化是从 数万欧姆到数百欧姆；例如从2万欧姆到2百欧姆。这造成晶体管66的 栅极上的电压降低到低于其阈值电压，使得其变为不导通。由于晶体 管66不导通，晶体管62的漏极变成逻辑高，其使得晶体管60变为不导 通。由于晶体管60不导通，通过反熔丝18的电流受限于通过晶体管58 的电流。这降低了写功率WP信号上的负载，使得其它电路也许能从 写功率信号WP接收更多电流。通过晶体管58获得的通过反熔丝18的 电流的持续流动被认为对保证反熔丝18至少获得所期望的低阻抗有好 处。

因为读出放大器12是锁存器，所以FUSE和FUSEB输出可能在编 程期间不会变化。因而，编程之后，电源需要被复位。如前所述打开 电源，以保持晶体管26和32二者的漏极相同电压(其被反相器24和36 识别成逻辑高)的逻辑低生成POR信号PORB。在PORB有效部分期 间，SELECTB被升高到逻辑高，使得晶体管58不导通。在VDDL达到 其期望电平一段预定延迟时间后，POR信号PORB转为无效逻辑高状 态。在该时刻，晶体管28和32的漏极被晶体管22和34保持在基本相同 的电压上，但是由于反熔丝18的阻抗比基准16的阻抗低，所以晶体管 30承载比晶体管26更大的电流。因而，晶体管30比晶体管26下降更多 电压，使得在晶体管22和34由于PORB达到逻辑高而变为不导通时， 晶体管32的漏极上的电压处于比晶体管28的漏极上的电压低一点的电 压。然后，读出放大器12锁定晶体管32的漏极上的电压在相对较低的 电压，使得逻辑低被锁定到晶体管32的漏极上而逻辑高被锁定到晶体 管28的漏极上。在这种情况下，FUSE是逻辑高而FUSEB是逻辑低。 写电路20使晶体管58、60、64和66不导通。晶体管62是导通的，但是 由于与不导通的晶体管串联，所以不吸取电流。

三个并联MTJ器件的使用保证了基准16具有的阻抗大大低于未 编程时的反熔丝18的阻抗。在未编程状态中，部分由于过程变化，而 且由于MTJ器件的可变磁特性，反熔丝18的阻抗可显著变化。基于该 磁状态，MTJ的阻抗将有所不同。正是基于磁状态的这种阻抗差异使 其作为存储器阵列中的存储器单元的一部分是有用的。因而，由于其 性质，MTJ就其阻抗而言是不可预测的。因此，即使是三个基准也可 以处于不同磁状态。最坏的情况是当基准MTJ处于高阻抗磁状态，而 反熔丝处于低阻抗磁状态时。在三个MTJ并联的情况下，基准的阻抗 比反熔丝的安全地更低。编程状态在物理地改变MTJ的不可逆过程中 获得，因此对其关注较少。即使全部三个基准MTJ都处于低阻抗的磁 状态，其也安全地高于任何成功编程的反熔丝的阻抗。

图3中所示的是包括写功率电路72、反熔丝电路10和反熔丝电路 10′的反熔丝系统70。反熔丝系统还包括未示出的附加反熔丝电路。反 熔丝电路10′与反熔丝电路10构造相同，唯一的差别是其接收不同的 SELECT信号。未示出的反熔丝电路也可以与反熔丝电路10的构造相 同。在反熔丝电路10′的情况下，其接收SELECT B′信号。在编程操作 中，写功率电路72具有有限的电流驱动能力。由于具有编程相对容易 的MTJ的反熔丝电路被编程，其需要的电流通过写电路中的返送操作 减少。例如，在反熔丝电路10中，晶体管60变成不导通以减少从写功 率信号WP所需的电流，从而允许更多电流提供给其它反熔丝电路。 因为已经发现通常即使对于一千个和更多的反熔丝，也只有少数具有 需要明显更多的电压和电流来实现编程的MTJ，所以这一点可能很重 要。因而，写功率电路可被设计有足够高功率能力来编程简单的MTJ， 并且随着每次成功编程，更多的功率可被用于给剩余MTJ编程。尤其 由于非常困难的只是少数MTJ，并且困难与容易之间的差别相对较 大，所以，写功率电路72使用写电路20的返送技术最初仅提供有限的 功率，然后使用随着MTJ被编程而增加的功率可用性来给困难MTJ编 程，可以显著节省集成电路上所需的区域。

一种反熔丝电路具有读出电路、反熔丝磁隧道结、多个基准磁隧 道结和写电路。所述读出电路具有第一输入、第二输入和输出，读出 放大器的输出提供了指示反熔丝电路是具有第一阻抗状态或是第二阻 抗状态的逻辑值。反熔丝磁隧道结被连接到读出电路的第一输入。反 熔丝磁隧道结最初具有响应于接收预定编程电压，可被永久改变为第 二阻抗状态的第一阻抗状态。多个基准磁隧道结被并行连接并且被连 接到读出电路的第二输入。多个基准磁隧道结每个均具有一定范围内 的阻抗，以提供可由读出电路确定为不同于反熔丝磁隧道结的第一阻 抗状态和第二阻抗状态中的每个的集体(collective)阻抗。写电路被连 接到反熔丝磁隧道结，当写电路能够对反熔丝磁隧道结编程时，写电 路有选择地提供足以产生预定的编程电压的电流。多个基准磁隧道结 还包括三个基准磁隧道结。读出电路还包括第一和第二隔离晶体管。 第一和第二隔离晶体管被分别连接到第一输入和第二输入。第一和第 二隔离晶体管每个均具有比实现逻辑功能的读出电路内的其它晶体管 厚的栅氧化物。第一和第二隔离晶体管将多个基准磁隧道结和反熔丝 磁隧道结与用于给读出电路供电的供电电压电隔离，并且将读出电路 与预定编程电压电隔离。第一和第二隔离晶体管还包括在用于接收偏 置电压的端子处连接在一起的控制电极。偏置电压的功能是针对第一 和第二隔离晶体管中的每个，限制从其第一电流电极到第二电流电极 传递的电压大小。读出电路由单个控制信号控制。单个控制信号用来 预充电和均衡读出电路的内部节点，并且在加电时被断言(asserted)， 以及在稳定供电电压和偏置电压二者均已被施加于读出电路之后被解 除断言。读出电路包括具有对称设计和布局的晶体管电路，以提供在 第一输入和第二输入处的准确电流读出，该对称设计和布局将寄生不 平衡的影响最小化。写电路包括晶体管，每个晶体管均具有比实现晶 体管逻辑功能的读出电路内的晶体管厚的栅氧化物，并且允许比用于 给读出电路供电更高的电压施加于反熔丝磁隧道结。写电路还包括电 流限制电路，其响应于反熔丝磁隧道结的阻抗的减少，用于从编程电 流的初始值减少反熔丝电路中的编程电流。写电路还包括用于提供从 具有逻辑信号值的信号到用于预定编程电压的较高电压电位的接口的 电平转换器。反熔丝电路还被用于系统中。该系统包括多个反熔丝电 路。每个反熔丝电路均具有连接到用于提供预定编程电压的写功率电 路的输入，其中对所述多个反熔丝电路中的一个或多个编程以修改相 应反熔丝磁隧道结的阻抗状态，从而写功率电路防止在多个反熔丝电 路的初始供电期间无意中的编程。多个反熔丝电路中的两个或更多被 同时编程以减少系统内编程时间。反熔丝电路还包括多个选择信号， 其中所述多个选择信号中的每个被连接到多个反熔丝电路中预定的一 个，用于选择所述多个反熔丝电路的哪个被同时编程。

一种用于有选择地编程反熔丝电路的方法包括提供最初具有第 一阻抗状态的反熔丝磁隧道结；将写电路连接到反熔丝磁隧道结，用 于通过提供预定编程电压、写电路而永久地将所述反熔丝磁隧道结改 变成第二阻抗状态；并且响应于检测到反熔丝磁隧道结的阻抗的减少， 将电流从施加于反熔丝磁隧道结的第一电流限制到较低的第二电流。 该方法还包括调整(fixing)第二电流以便没有电流流向反熔丝磁隧道 结。该方法还包括调整第二电流以便没有电流流向反熔丝磁隧道结。

一种反熔丝电路包括读出电路、反熔丝磁隧道结、基准阻抗和写 电路。所述读出电路具有第一输入、第二输入和输出。读出电路的输 出提供了指示反熔丝电路是具有第一阻抗状态或是第二阻抗状态的逻 辑值。反熔丝磁隧道结被连接到读出电路的第一输入。反熔丝磁隧道 结最初具有响应于接收预定编程电压，可被永久改变为第二阻抗状态 的第一阻抗状态。基准阻抗被连接到读出电路的第二输入。基准阻抗 不同于所述反熔丝磁隧道结的第一阻抗状态和第二阻抗状态中的每 个。写电路被连接到反熔丝磁隧道结。当写电路能够对反熔丝磁隧道 结编程时，所述写电路有选择地提供足以产生预定的编程电压的电流， 并且响应于检测到反熔丝磁隧道结的阻抗的变化，将所述电流减少到 预定的较低值。写电路包括每个均具有至少第一厚度的栅氧化物的晶 体管。读出电路包括用于与反熔丝磁隧道结接口的并且具有至少第一 厚度的栅氧化物的晶体管。读出电路还包括具有至少第二厚度的栅氧 化物的晶体管。第二厚度小于第一厚度。基准阻抗还包括在基准电压 端子与读出电路的第二输入之间并行连接的多个基准磁隧道结。

一种反熔丝电路包括读出电路、反熔丝磁隧道结、基准阻抗和写 电路。所述读出电路具有第一输入、第二输入和输出。读出电路的输 出提供了指示反熔丝电路是具有第一阻抗状态或是第二阻抗状态的逻 辑值。反熔丝磁隧道结在读出电路的第一输入被连接到读出电路的第 一晶体管。反熔丝磁隧道结最初具有响应于接收预定编程电压，可被 永久改变为第二阻抗状态的第一阻抗状态。基准阻抗被连接到读出电 路的第二输入。基准阻抗不同于所述反熔丝磁隧道结的第一阻抗状态 和第二阻抗状态中的每个。写电路被连接到反熔丝磁隧道结。当写电 路能够对反熔丝磁隧道结编程时，所述写电路有选择地提供足以产生 预定的编程电压的电流。写电路还包括每个均具有至少第一厚度的栅 氧化物的晶体管。读出电路的第一晶体管也具有至少第一厚度的栅氧 化物。读出电路还包括具有至少第二厚度的栅氧化物的晶体管，第二 厚度小于第一厚度。基准阻抗还包括在基准电压端子与读出电路的第 二输入之间并行连接的多个基准磁隧道结。

本领域的技术人员会很容易地想到对此处为了示意目的所选择 的实施例进行各种改变和修改。例如，晶体管类型可以反置，施加于 栅极的逻辑状态相应转变。其它类型的反熔丝也可受益于本发明。在 这种修改和变化不偏离本发明的宗旨的程度上，其可被认为包含在仅 仅由所附权利要求的合理解释所评估的其范围内。