利用沟槽隔离形成的无闭锁垂直瞬态电压抑制二极管阵列结构

摘要

一种大体上按照垂直半导体功率器件制程来制造瞬态电压抑制二极管(TVS)阵列结构的方法，此方法包含以下步骤：在半导体衬底上的具有第一导电类型的外延层上开设若干个隔离沟槽，并在二个隔离沟槽之间应用体区掩膜来掺杂具有第二导电类型的体区。此方法进一步包含以下步骤：使用源极掩膜来植入若干个具有第一导电类型的掺杂区域，以构成若干个二极管，其中，若干个隔离沟槽隔离并阻止由于不同导电类型的掺杂区域之间的闭锁效应所引发的寄生PNP晶体管或寄生NPN晶体管。

说明书

发明背景

1、发明所属的技术领域

本发明涉及一种瞬态电压抑制二极管(transient voltage suppressing； TVS)的电路结构及其制造方法。尤其涉及一种使用沟槽隔离技术来制造垂 直瞬态电压抑制二极管阵列的改良的电路结构及其制造方法，用以解决闭锁 效应这一技术性上的困难。

2、先前技术

传统技术中，对于瞬态电压抑制二极管(TVS)阵列结构的设计与制造 方法一直存在着一种技术性上的困难。该技术性的困难，也就是指在瞬态电 压抑制二极管阵列结构中的多个PN结二极管通常是使用标准的互补式金属 氧化物半导体(CMOS)制程步骤来形成在半导体衬底上，因此，往往会产生固 有的PNP寄生晶体管与NPN寄生晶体管。在静电放电(electrostatic discharge； ESD)的情况下或发生瞬态电压时，会有较大的电压施加于瞬态电压抑制二极 管阵列结构，寄生NPN晶体管或寄生PNP晶体管就会开启并触发闭锁 (latch-up)效应，而导致一种突然且猛烈的电压骤回(snapback)现象。这种 突然且猛烈的骤回现象极有可能会对于系统的稳定性产生不可预期的影响甚 至造成损害。另外，在瞬态电压抑制二极管阵列结构中的寄生NPN晶体管或 寄生PNP晶体管的闭锁效应可能会进一步导致其它突如其然或不可预期的 电压-电流瞬态(transient)变化。然而，由瞬态电压抑制二极管阵列结构中 寄生NPN晶体管或寄生PNP晶体管的闭锁现象所造成的技术性难题却无法 轻易地获得解决。

特别是，瞬态电压抑制二极管通常用于防止集成电路遭受突然的过电压 而产生损害。一种集成电路被设计为在正常范围的电压下运行。然而，在许 多情况下，例如静电放电时，电流会快速地产生瞬态变化并且减轻，而高电 压可能就会突如其然且无法控制地对于电路造成冲击。当发生这种过电压的 情况时，就需要瞬态电压抑制二极管去执行防护功能来避免可能会对集成电 路造成的伤害。随着越来越多的器件是通过集成电路来实现的，集成电路将 变得很容易受到过电压的损害，而对于瞬态电压抑制二极管的损害防护的需 求也将随之增加。瞬态电压抑制二极管的典型应用包含有通用串行总线 (USB)电源与数据线防护、数字影像接口(Digital video interface)、高速以 太网络(Ethernet)、笔记本计算机、显示器以及平面显示器等。

图1A与图1B分别显示一种瞬态电压抑制二极管器件的电路图与电流- 电压图。一种理想的瞬态电压抑制二极管应当可以在输入电压Vin小于击穿 电压Vb时，将电流全部加以阻挡，即获得零电流(zero-current)，从而最小 化漏电流。再者，理想上，当输入电压Vin大于击穿电压Vb时，瞬态电压 抑制二极管在这种情况下应该具有接近零的电阻，以致于瞬态电压能够被有 效地抑制下来。一种利用具有击穿电压的PN结器件来实现的瞬态电压抑制 二极管可以在瞬态输入电压超过击穿电压的情况时，允许电流传导而获得瞬 态电压的防护。然而，如图1B中所示，由于PN结类型的瞬态电压抑制二极 管具有高电阻，因此不具有少数载子并且其抑制效果不佳。同样地，利用双 极型NPN/PNP来实现的瞬态电压抑制二极管具有双极型晶体管的雪崩触发 (avalanche-triggered)启动，雪崩电流会随双极增益而放大，而基极将会涌 进少数载子，且双极型瞬态电压抑制二极管能够获得较佳的抑制电压。

随着电子技术的发展，越来越多的器件与应用需要瞬态电压抑制二极管 阵列结构来提供静电放电(ESD)防护，特别是针对于高带宽数据总线的防护。 图2A为一种四沟道瞬态电压抑制二极管的电路图；图2B是瞬态电压抑制二 极管阵列结构的侧面剖视图，仅仅显示了该阵列器件的核心部份。如图2A 与图2B所示的瞬态电压抑制二极管阵列包含串联的若干个高压侧控向二极 管(high-side steering diode)与低压侧控向二极管(low-side steering diode)， 其中高压侧控向二极管连接到Vcc，低压侧控向二极管连接到接地电位。高 压侧控向二极管与低压侧控向二极管还并联一主线齐纳二极管(Zener diode)，控向二极管比齐纳二极管小了许多并具有较低的结电容(junction capacitance)。此外，如图2C所示，这样的实施方法进一步产生另一个问题， 也就是由于寄生NPN晶体管与寄生PNP晶体管所导致的硅控整流器(SCR) 操作产生的闭锁效应。主线齐纳二极管击穿会触发其上的寄生NPN晶体管开 启，进一步开启硅控整流器而造成闭锁效应。在高温时，即使寄生NPN晶体 管并未开启，但流经寄生NPN晶体管的NP结的高的漏电流可能也会开启硅 控整流器，从而导致闭锁效应。为了抑制由寄生PNP晶体管与寄生NPN晶 体管所导致的硅控整流器操作产生的闭锁效应，如图2B所示，实施在半导 体衬底上的实际器件需要在半导体衬底上横向延伸一段距离，此距离可以高 达10微米或更多，但是其抑制效果通常不够有效。

如图3A与图3B所示，其说明在以太网络差分保护电路(Ethernet differential protection circuit)由于寄生PNP晶体管上的闭锁效应所导致的特 殊困难。在此以太网络防护电路中，Vcc与接地管脚都是以浮置(floating) 方式设置的。然而，在这个设计中的寄生的硅控整流器结构并不足够弱，仍 会导致如图3B所示的突变电压的骤回现象。这样的突发与强烈的骤回现象 可能会对于系统的稳定性造成不可预期的影响甚至产生伤害。由于寄生PNP 晶体管本来就存在于互补式金属氧化物半导体(CMOS)的制程中，且实际上 Vcc与接地管脚浮置会让闭锁效应恶化，这些困难并无法轻易地获得解决。 另外，也需要额外的埋入层(buried layers)来抑制寄生PNP晶体管的增益， 这将导致复杂的器件结构与极高的制造成本。

因此，在电路设计和器件制造领域，仍然需要提供一种新颖改良的电路 结构与制造方法来解决以上所述的各种困难。尤其是，目前仍然需要提供新 颖改良的瞬态电压抑制二极管电路，以便能够有效率并容易地防止寄生PNP 晶体管或寄生NPN晶体管的闭锁效应。

发明内容

本发明一方面在于提供一种崭新的与改良的瞬态电压抑制二极管阵列结 构，通过使用闭锁隔离沟槽来防止寄生PNP晶体管或寄生NPN晶体管的闭 锁效应，从而克服前述传统瞬态电压抑制二极管阵列所造成的诸多困难与限 制。

本发明的另一方面在于提供一种使用隔离沟槽的无闭锁垂直瞬态电压抑 制二极管阵列结构，将绝缘沟槽设置在二极管之间，使得相邻的二极管之间 的横向距离能够被缩短，而不涉及闭锁效应。

简单来说，本发明的一个较佳实施例公开一种瞬态电压抑制二极管阵列 结构，其包含若干个形成在半导体衬底上的二极管，以作为不同导电类型的 若干个掺杂区域，从而构成若干个PN结。该瞬态电压抑制二极管阵列结构 进一步包含有设置在前述二极管之间的一绝缘沟槽，用于隔离并防止寄生 PNP晶体管或寄生NPN晶体管所造成的闭锁效应(latch-up)。

本发明进一步公开一种集成有瞬态电压抑制二极管阵列结构的电子器件 的制造方法。此制造方法包含以下步骤：通过掺杂具有不同导电类型的若干 个掺杂区域，在半导体衬底上制造瞬态电压抑制二极管阵列，从而在这些掺 杂区域之间的PN结之间形成若干个二极管。此制造方法进一步包含以下步 骤：在上述掺杂区域之间形成绝缘沟槽，用来隔离掺杂区域，并用来防止在 半导体衬底上不同导电类型的掺杂区域之间的寄生PNP晶体管或寄生NPN 晶体管所引发的闭锁效应。

通过对照附图阅读对本发明的较佳实施例的详细描述，本发明的目的和 优点对于本领域内的技术人员来说是显而易见的。

附图说明

图式说明：

图1A是一种传统的瞬态电压抑制二极管器件的电路图，图1B是电流- 电压(I-V)图，即电流对应电压图，用来说明瞬态电压抑制二极管器件的反 向特性；

图2A是一种传统的瞬态电压抑制二极管阵列结构电路图，该瞬态电压 抑制二极管阵列包含若干个连接输入/输出(I/O)衬垫的高压侧二极管与低 压侧二极管，还具有一并联所述高压侧二极管与低压侧二极管的主线齐纳二 极管；

图2B是应用了图2A所示的一种传统的瞬态电压抑制二极管阵列结构的 侧面剖视图；

图2C是图2B中器件的电位闭锁效应的等效电路图；

图3A是一种根据如图2B所示的以太网络差分保护电路的电路图，该保 护电路需要将Vcc与GND管脚浮置，且需要埋入层来抑制具有防护电路结 构的寄生硅控整流器(SCR)的增益；

图3B是一种用来说明一种静电放电防护或瞬态电压抑制二极管操作的 电流-电压(I-V)图，当使用传统的瞬态电压抑制二极管阵列时，会导致不 可预期的突发与强烈的骤回现象的发生；

图4是根据本发明所提供的一种使用沟槽隔离的瞬态电压抑制二极管阵 列结构的侧面剖视图，其明显减少寄生NPN晶体管或寄生PNP晶体管的闭 锁效应；

图5是根据本发明所提供的另一种使用沟槽隔离的瞬态电压抑制二极管 阵列结构的侧面剖视图，其明显减少寄生PNP或NPN晶体管的闭锁效应； 以及

图6是用以说明本发明的一种静电放电防护或瞬态电压抑制二极管操作 的电流-电压(I-V)图，由于减少了闭锁效应，而可明显减轻骤回现象。

具体实施方式

图4是根据本发明所提供的一种新颖改良的瞬态电压抑制二极管阵列结 构的部份的侧面剖视图。如图所示，此部份的瞬态电压抑制二极管阵列结构 100具有两个沟道，两沟道设置在N型衬底101的上表面的N型外延层105 上，而N型衬底101的下表面则连接到施以电压Vcc的阳极端110。该瞬态 电压抑制二极管阵列连接在设置在下表面的阳极端110与设置在连接接地电 压的上表面上的阴极端120之间。瞬态电压抑制二极管阵列结构100进一步 包含连接到第一输入输出(IO)端135的第一高压侧二极管125与第一低压 侧二极管130。另外，瞬态电压抑制二极管阵列结构100进一步包含连接到 第二输入输出(IO)端150的第二高压侧二极管140与第二低压侧二极管145。 第一高压侧二极管125是形成来作为P型掺杂区域125-P与N型外延层105 之间的PN结。第一低压侧二极管130是形成来作为N型掺杂区域135-N与 设置在阴极端120下方的P型体区160之间的PN结，且第一输入输出(IO) 衬垫135连接到第一低压侧二极管130的N型掺杂区域135-N，还连接到第 一高压侧二极管125的P型掺杂区域125-P。第二低压侧二极管145是形成 来作为N型掺杂区域145-N与设置在阴极端120下方的P型体区160之间的 PN结，且第二输入输出(IO)衬垫150连接到第二低压侧二极管145的N 型掺杂区域145-N，还连接到第二高压侧二极管140的P型掺杂区域140-P。 较大区域的齐纳二极管170是由P型体区160与N型外延层105之间的PN 结形成的。NPN晶体管能够被齐纳二极管170触发，且NPN晶体管是由N 型射极区域155、P型体区160与N型衬底101所形成的，从而并不需要太 大的电阻就可传导大的瞬态电流。另外，瞬态电压抑制二极管阵列结构100 进一步包含第一绝缘沟槽180-1，其形成在第一高压侧二极管125与第一低 压侧二极管130之间。瞬态电压抑制二极管阵列结构100进一步包含第二绝 缘沟槽180-2，其形成在第二高压侧二极管140与第二低压侧二极管145之 间。绝缘沟槽可以防止寄生NPN与PNP晶体管所造成的闭锁效应，而所述 的寄生NPN与PNP晶体管是固有形成在由高压侧与低压侧二极管所形成的 多个PN结之间的。

图5是根据本发明所提供的另一个新颖改良的实施方式的瞬态电压抑制 二极管阵列结构的侧面剖视图。除了在器件100’中具有额外的若干个提供了 更好的隔离作用的沟槽外，图5中的器件100’类似于图4中的器件100。沟 槽180’-1与180’-2将低压侧二极管与主线齐纳二极管区域分隔开来，因此击 穿横向NPN，而横向NPN是由N型区域155、P型体区160与低压侧二极 管阴极区域135-N与145-N所构成。

图6是用来说明本发明的一种静电放电(ESD)防护或瞬态电压抑制二 极管操作的电流-电压(I-V)图，由于减低了闭锁效应，而可明显减轻骤回 现象。如电流-电压图所示，电流-电压曲线210显示出在瞬态电压抑制二极 管阵列结构中半导体衬底上不同掺杂区域之间所形成的寄生NPN晶体管或 寄生PNP晶体管的闭锁效应，可能将导致以高电压及电流去开启寄生NPN 晶体管或寄生PNP晶体管，因此引发一种突发的骤回现象。因为绝缘沟槽 180-1与180-2的作用，闭锁效应将获得减轻，而且骤回现象会大大地减少。 如电流-电压曲线210即是在发生骤回现象时所取得的曲线，其突发的电压变 化会强烈地引起系统的不稳定。

虽然本发明以前述的实施例公开如上，然其并非用来限定本发明。在不 脱离本发明的精神和范围内，所进行的改动与润饰，均属本发明的专利保护 范围。关于本发明所界定的保护范围请参考权利要求书。