能够校正扭曲占空比的延迟锁相环时钟信号产生电路

摘要

一种能够校正扭曲占空比的延迟锁相环时钟信号产生电路。该延迟锁相环时钟信号产生电路包括：占空比校正缓冲器，用于接收第一时钟信号和第二时钟信号，产生第一内部时钟信号和第二内部时钟信号，以及基于由第一内部时钟信号的占空比所控制的参考信号来校正第一和第二内部时钟信号的占空比；以及边缘触发单元，其用于产生延迟锁相环时钟信号，该延迟锁相环时钟信号在第一内部时钟信号有效时转换到第一电平，并在第二内部时钟信号有效时转换到第二电平。

说明书

技术领域

本申请涉及一种半导体集成电路，尤其是涉及一种DLL(延迟锁相环，Delay Locked Loop)时钟信号产生电路。

背景技术

一般说来，在传统的时钟同步电路中，时钟信号被用作同步内部电路与外部电路的参考信号。理想地，可以采用传统时钟同步电路来提供无错、高速的操作。当从半导体集成电路之外提供的时钟信号被该半导体集成电路在内部使用时，会导致由该内部电路内的信号路径引起的时钟歪斜(clock skew)。可以采用例如DLL电路和PLL(锁相环，Phase LockedLoop)电路的时钟同步电路，通过补偿该时钟歪斜将内部时钟信号与外部时钟信号同步。

同时，对于在时钟信号的上升沿和下降沿都进行高速数据输入及输出操作的系统(例如，DDR(双倍数据速率，Double Data Rate))中的时钟信号，保持50％的占空比是重要的，以便确保充足的有效数据窗口。为了不管外部时钟信号的占空比如何都产生具有50％占空比的时钟信号，或者补偿该占空比的变化，传统半导体集成电路会包括占空比校正电路(DCC，Duty Correction Circuit)，其用于与例如DLL电路协同工作。

例如，可以将反馈型占空比校正电路设置到时钟缓冲器的输出端，或者可以将占空比校正电路设置到时钟缓冲器的输入端。

图1是示出传统DLL时钟信号产生电路的框图。在本实施例中，占空比校正电路1被设置于时钟缓冲器2的输入端处。参考图1，DLL时钟信号产生电路4还包括DLL时钟信号驱动器3。

占空比校正单元1输出第一参考信号“RVREF”和第二参考信号“FVREF”，以响应于占空比校正使能信号“DCC_EN”校正第一内部时钟信号“RCLK1”的占空比。

时钟缓冲器2接收第一时钟信号“CLK”和第二时钟信号“CLKB”，并产生利用第一和第二参考信号“RVREF”和“FVREF”校正了占空比的第一内部时钟信号“RCLK1”。

DLL时钟信号驱动器3根据低功耗模式(power-down mode)信号“PWDNB”、命令时钟信号“BCK0”及复位信号“RESET”接收第一内部时钟信号“RCLK1”，并驱动各种时钟信号“CLKIN”、“REFCLK”及“CONTCLK”。

通过校正从外部电路提供的第一时钟信号“CLK”和第二时钟信号“CLKB”的占空比，输出第一内部时钟信号“RCLK1”作为DLL时钟信号。然而，当第一时钟信号“CLK”和第二时钟信号“CLKB”的占空因数(duty cycle)减小时，则可能产生具有扭曲占空比的DLL时钟信号。

更具体地说，因为第一时钟信号“CLK”和与第一时钟信号“CLK”互补的第二时钟信号“CLKB”二者的转换时间(transition time)是在占空比校正范围以外，所以时钟缓冲器2的输出信号“RCLK1”的占空比被扭曲。

如上所述，可以使用占空比校正单元1对扭曲的占空比进行校正。然而，当扭曲程度超过占空比校正电路的临界值时，第一内部时钟信号“RCLK1”仍会具有扭曲的占空比。因此，在用于高速工作的高频率期间，数据有效窗口(tDV)会由于这样发生的DLL时钟信号的扭曲占空比而减小，这会导致装置故障。

发明内容

这里说明了一种能够产生具有校正占空比的DLL时钟信号的DLL时钟信号产生电路。

根据一个方面，一种DLL(延迟锁相环)时钟信号产生电路，其包括：占空比校正缓冲器，其用于接收第一时钟信号和第二时钟信号，产生第一内部时钟信号和第二内部时钟信号，并基于由第一内部时钟信号的占空比控制的参考信号来校正第一和第二内部时钟信号的占空比；以及DLL时钟信号的边缘触发单元，其在第一内部时钟信号有效时具有第一电平，而在第二内部时钟信号有效时具有第二电平。

根据另一个方面，一种在DLL(延迟锁相环)中使用的边缘触发单元，其包括：第一节点；上拉单元，用于根据第一内部时钟信号对第一节点进行上拉操作；下拉单元，其用于根据第二内部时钟信号对第一节点进行下拉操作；以及锁定单元，其与上拉单元和下拉单元耦接，该锁定单元用于锁定第一节点上的信号，并经由上拉和下拉操作输出具有校正了的占空因数的DLL时钟信号。

根据又一个实施例，一种用于校正内部DLL时钟信号的占空因数的方法，包括：接收第一和第二输入时钟信号，该第一和第二输入时钟信号彼此异相；分别基于第一和第二输入时钟信号的转换定时产生第一和第二内部时钟信号；基于第一内部时钟信号来控制第一和第二输入时钟信号的占空因数，从而控制第一和第二内部时钟信号的占空因数；基于第一和第二内部时钟信号的转换定时产生内部DLL时钟信号。

下面，在“具体实施方式”部分，说明这些以及其它的特性、方面及实施例。

附图说明

根据下面结合附图的详细说明，将更清楚地理解本公开主题上面和其它的方面、特征和其它优点，其中：

图1是示出传统DLL时钟信号产生电路的框图；

图2是示出根据一个实施例的DLL时钟信号产生电路的框图；

图3是示出可以包括在图2的电路中的边缘触发单元的详细电路图；

图4是示出可以包括在图2的电路中的DLL时钟信号驱动器的详细电路图；

图5是示出图1的DLL时钟信号产生单元的操作的时间图；

图6是示出图2的DLL时钟信号产生电路的操作的时间图；以及

图7是比较图1和图2的DLL时钟信号产生电路的操作的时间图。

具体实施方式

根据这里说明的各实施例，可以基于外部时钟信号产生占空比校正了的DLL时钟信号。即，当基于外部时钟信号产生内部时钟信号时，可以通过产生与外部时钟信号的上升沿同步以具有该外部时钟信号的占空比的信号，并使用所产生信号的上升沿来产生另一信号，来产生占空比校正了的DLL时钟信号。

图2是示出根据一个实施例设置的DLL时钟信号产生电路100的图。参考图2，DLL时钟信号产生电路100包括占空比校正缓冲器50、边缘触发单元30以及DLL时钟信号驱动器40。

占空比校正缓冲器50可以接收第一和第二时钟信号“CLK”和“CLKB”，并输出占空比根据第一和第二参考信号“RVREF”和“FVREF”校正了的第一和第二内部时钟信号“RCLK1”和“FCLK1”。基于第一内部时钟信号“RCLK1”的占空比来控制第一和第二参考信号“RVREF”和“FVREF”。

占空比校正缓冲器50可以包括占空比校正单元10和时钟缓冲器20。时钟缓冲器20接收第一和第二时钟信号“CLK”和“CLKB”，并提供占空比可以由如下所述的第一和第二参考信号“RVREF”和“FVREF”控制的第一和第二内部时钟信号“RCLK1”和“FCLK1”。这里，第一和第二内部时钟信号“RCLK1”和“FCLK1”分别与互相180°异相的第一和第二时钟信号“CLK”和“CLKB”的上升沿同步地产生。假设该第一和第二时钟信号“CLK”和“CLKB”是从具有固定周期的外部电路提供的。

占空比校正单元10可被设置为响应于占空比校正使能信号“DCC_EN”运作，并可以接收第一内部时钟信号“RCLK1”作为反馈信号，并输出第一和第二参考信号“RVREF”和“FVREF”。占空比校正单元10可以例如被实现为模拟占空比校正电路。

更具体地说，占空比校正单元10可以接收第一内部时钟信号“RCLK1”，并且可以检测由第一内部时钟信号“RCLK1”的预定部分所产生的电荷差。例如，占空比校正单元10可以用来在内部时钟信号“RCLK1”为高时检测电荷差。

然后，可以输出第一和第二参考信号“RVREF”和“FVREF”，以基于所检测到的电荷差来校正第一内部时钟信号“RCLK1”的占空比。

时钟缓冲器20可以包括第一时钟缓冲器21和第二时钟缓冲器22。此外，时钟缓冲器20可以包括：用于缓冲第一时钟缓冲器21的输出信号的第十九反相器IV19，以及用于缓冲第二时钟缓冲器22的输出信号的第二十反相器IV20。

在第一和第二参考信号“RVREF”和“FVREF”的控制下，时钟缓冲器20可以通过将时钟信号的高电平部分与低电平部分相比较，并视需要主动增加或减少其一或另一个，来校正第一和第二内部时钟信号“RCLK1”及“FCLK1”的占空比。

例如，第一时钟缓冲器21可以被设置为响应于第一参考信号“RVREF”来控制所接收的第一和第二时钟信号“CLK”和“CLKB”的高电平部分的脉冲宽度。此外，第一时钟缓冲器21可以响应于第二参考信号“FVREF”来控制所接收的第一和第二时钟信号“CLK”和“CLKB”的低电平部分的脉冲宽度。因此，第一时钟缓冲器21可以在第一和第二参考信号“RVREF”和“FVREF”的控制下提供占空比校正了的第一内部时钟信号“RCLK1”。

与第一时钟缓冲器21相似，第二时钟缓冲器22可以响应于第一和第二参考信号“RVREF”及“FVREF”，分别控制所接收的第一和第二时钟信号“CLK”和“CLKB”的高和低电平部分的脉冲宽度。因此，第二时钟缓冲器22在第一和第二参考信号“RVREF”及“FVREF”的控制下，提供占空比校正了的第二内部时钟信号“FCLK1”。

即，总体而言，第一和第二时钟缓冲器21和22可以在第一和第二参考信号“RVREF”和“FVREF”的控制下提供占空比校正了的第一和第二内部时钟信号“RCLK1”和“FCLK1”。

然而，当第一和第二时钟信号“CLK”和“CLKB”的占空比被扭曲得超过占空比校正单元10的占空比校正范围时，则可以在占空比被扭曲的状态下产生第一和第二内部时钟信号“RCLK1”和“FCLK1”。

因此，根据一个实施例的边缘触发单元30可以被设置来使用第一和第二内部时钟信号“RCLK1”和“FCLK1”的上升沿产生占空比被二次校正的DLL时钟信号“Edge_CLK”。更详细地说，边缘触发单元30可以产生DLL时钟信号“Edge_CLK”，该信号由第一内部时钟信号“RCLK1”的上升沿触发并启动(activate)，并由第二内部时钟信号“FCLK1”的上升沿触发并关闭(deactivate)。

在低功耗模式下，边缘触发单元30可以被设置为在固定的低电平产生DLL时钟信号“Edge_CLK”。例如，当低功耗模式信号“PWDNB”位于高电平且半导体集成电路进入该低功耗模式时，可以关闭DLL时钟信号“Edge_CLK”以减少电流消耗(IDD)。

DLL时钟信号驱动器40可以基于DLL时钟信号“Edge_CLK”、低功耗模式信号“PWDNB”和复位信号“RESET”以产生复数个内部时钟信号“CLKIN”、“REFCLK”和“CONTCLK”。因为内部时钟信号“CLKIN”、“REFCLK”和“CONTCLK”是基于占空比校正了的DLL时钟信号“Edge_CLK”产生的，所以可以对各内部时钟信号提供校正了的占空比。

图3是示出图2的边缘触发单元30的详细电路图。参考图3，如上所述，边缘触发单元30可以以这种方式产生DLL时钟信号“Edge_CLK”：该DLL时钟信号“Edge_CLK”维持活动状态(active state)，例如，与第一内部时钟信号“RCLK1”的上升沿同步并且在自此开始的某一延迟时段后转变到高电平；然后被关闭，例如，与第二内部时钟信号“FCLK1”的上升沿同步并且在自此开始的某一延迟时段后转变到低电平。

边缘触发单元30可以包括上拉单元31、下拉单元32和锁定单元33。上拉单元31可以根据第一内部时钟信号“RCLK1”对第一节点Node1执行上拉操作。上拉单元31可以包括第一反相器IV1、第一延迟单元34、第二反相器IV2、第一PMOS晶体管P1和第二PMOS晶体管P2。

第一反相器IV1可以接收第一内部时钟信号“RCLK1”。第一延迟单元34可以将第一反相器IV1的输出信号延迟预定时间。第二反相器IV2可以接收第一延迟单元34的输出信号。第一PMOS晶体管P1可以具有施加有第二反相器IV2的输出信号的栅极，以及施加有电源电压VDD的源极。第二PMOS晶体管P2可以具有施加有第一反相器IV1的输出信号的栅极，连接到第一PMOS晶体管P1的漏极的源极，以及连接到第一节点Node1的漏极。

下拉单元32可以根据第二内部时钟信号“FCLK1”对第一节点Node1执行下拉操作。下拉单元32可以包括第二延迟单元35、第三反相器IV3、第一NMOS晶体管N1和第二NMOS晶体管N2。

第二延迟单元35可以将第二内部时钟信号“FCLK1”延迟预定时间。第三反相器IV3接收该第二延迟单元35的输出信号。第一NMOS晶体管N1可以具有施加有第二内部时钟信号“FCLK1”的栅极，以及连接到第一节点Node1的漏极。第二NMOS晶体管N2可以具有施加有第三反相器IV3的输出信号的栅极，连接到第一NMOS晶体管N1的源极的漏极，以及施加有地电压VSS的源极。

第一延迟时间可以由第一延迟单元34和第二延迟单元35的延迟元件的数量控制。

锁定单元33可以锁定第一节点Node1的输出信号，然后产生DLL时钟信号“Edge_CLK”。更具体地说，锁定单元33包括第四到第六反相器IV4到IV6以及第一与非门ND1。第六反相器IV6可以接收低功耗模式信号“PWDNB”。第一与非门ND1可以接收第六反相器IV6的输出信号以及从第一节点Node1提供的信号。第四反相器IV4可以接收第一与非门ND1的输出信号，然后将其提供到第一节点Node1。第五反相器IV5可以接收第一与非门ND1的输出信号，然后产生DLL时钟信号

“Edge_CLK”。此外，当接收到有效的低功耗模式信号“PWDNB”时，锁定单元33可以用来提供低电平的DLL时钟信号“Edge_CLK”。

现将说明边缘触发单元30的详细操作。当第二内部时钟信号“FCLK1”位于高电平时，开启第一NMOS晶体管N1。在已经过去了由第二延迟单元35和第三反相器IV3设定的预定时间之后，开启第二NMOS晶体管N2。当NMOS晶体管N1和N2两者都被开启时，第一节点Node1的电压将经由NMOS晶体管N1和N2被拉到低电平。

假设低功耗模式信号“PWDNB”位于高电平，即被关闭(deactivated)，则锁定单元33将输出低电平的DLL时钟信号“Edge_CLK”。

当第一内部时钟信号“RCLK1”转换到高电平时，第一反相器IV1的输出信号转到低电平，并启动第二PMOS晶体管P2。在由第一延迟单元34和第二反相器IV2设定的延迟之后，开启第一PMOS晶体管P1。

因此，在第一内部时钟信号“RCLK1”转换到高电平之后，第一节点Node1上的电压将由PMOS晶体管P1和P2拉高。然后，锁定单元33将以高电平输出DLL时钟信号“Edge_CLK”。

即，上拉单元31和下拉单元32分别与第一和第二内部时钟信号“RCLK1”和“FCLK1”的上升沿同步操作。因为边缘触发单元30是由第一内部时钟信号“RCLK1”和第二内部时钟信号“FCLK1”的上升沿触发(或与它们同步)，所以不受第一内部时钟信号“RCLK1”和第二内部时钟信号“FCLK1”的脉冲宽度和占空比影响。因此，可以使用第一内部时钟信号“RCLK1”和第二内部时钟信号“FCLK1”的上升时间来校正DLL时钟信号“Edge_CLK”的占空比。

如上所述，第一和第二内部时钟信号“RCLK1”和“FCLK1”是与第一和第二时钟信号“CLK”和“CLKB”的上升沿同步产生的，并且在第一和第二时钟信号“CLK”和“CLKB”之间维持180°的相位差。因此，尽管第一和第二内部时钟信号“RCLK1”和“FCLK1”的占空比可能被扭曲，但仍可以维持第一和第二时钟信号“CLK”和“CLKB”上升沿之间的相位差。因此，如果使用第一和第二内部时钟信号“RCLK1”和“FCLK1”的上升沿来产生DLL时钟信号“Edge_CLK”，则DLL时钟信号“Edge_CLK”可以具有与第一和第二时钟信号“CLK”和“CLKB”的上升沿相同的占空比。

应该注意：边缘触发单元30可以由混合器实现，但不限于此。

参考图4，DLL时钟信号驱动器40可以包括第一时钟信号驱动器41和第二时钟信号驱动器42。第一时钟信号驱动器41可以接收DLL时钟信号“Edge_CLK”和低功耗模式信号“PWDNB”，然后基于它们产生第一DLL时钟信号“CLKIN”。第一时钟信号驱动器41可以包括第七到第十一反相器IV7到IV11以及第二与非门ND2。

当低功耗模式信号“PWDNB”有效时，第一时钟信号驱动器41可以关闭第一DLL时钟信号“CLKIN”，并且在低功耗模式信号“PWDNB”被关闭时，第一时钟信号驱动器41可以产生占空比校正了的第一DLL时钟信号“CLKIN”，其具有与DLL时钟信号“Edge_CLK”相同的时钟周期。

更详细地说，当低功耗模式信号“PWDNB”为高电平时，第二与非门ND2的输出信号也是高电平，并且第一DLL时钟信号“CLKIN”为低电平。当低功耗模式信号“PWDNB”为低电平时，第二与非门ND2的输出信号是通过将第八反相器IV8的输出信号反相形成的反相信号。因此，第一DLL时钟信号“CLKIN”具有与DLL时钟信号“Edge_CLK”相同的占空比和电压电平。

第二时钟信号驱动器42可以接收DLL时钟信号“Edge_CLK”、低功耗模式信号“PWDNB”以及复位信号“RESET”，然后基于它们产生第二DLL时钟信号“REFCLK”和第三DLL时钟信号“CONTCLK”。第二时钟信号驱动器42可以包括第十二到第十八反相器IV12到IV18以及第三与非门ND3。

当低功耗模式信号“PWDNB”或复位模式信号有效时，第二时钟信号驱动器42可以关闭第二和第三DLL时钟信号“REFCLK”和“CONTCLK”，并且当低功耗模式信号“PWDNB”和复位模式信号被关闭时，第二时钟信号驱动器42可以产生占空比校正了的第二和第三DLL时钟信号“REFCLK”和“CONTCLK”，它们具有与DLL时钟信号“Edge_CLK”相同的时钟周期。

当低功耗模式信号“PWDNB”位于高电平时，因为第二时钟信号驱动器42以与第一时钟信号驱动器41相同的方式操作，所以第二和第三DLL时钟信号“REFCLK”和“CONTCLK”具有与第一DLL时钟信号“CLKIN”相同的电平。即，第二和第三DLL时钟信号“REFCLK”和“CONTCLK”位于低电平。此外，当复位信号“RESET”位于高电平时，第二和第三DLL时钟信号“REFCLK”和“CONTCLK”位于低电平。当低功耗模式信号“PWDNB”和复位信号“RESET”位于低电平时，第二和第三DLL时钟信号“REFCLK”和“CONTCLK”具有与DLL时钟信号“Edge_CLK”相同的占空比和电压电平。

在上面的实施例中，为了便于说明，示例性示出三个内部DLL时钟信号和两个时钟信号驱动器；然而，内部DLL时钟信号和时钟信号驱动器的数量可以根据特定实现的要求而更多或更少。

图5是示出传统时钟信号产生电路的操作的时间图。参考图5，由时钟缓冲器输出第一内部时钟信号“RCLK1”。图5示出由于时钟缓冲器异常操作，第一内部时钟信号“RCLK1”的占空比离开占空比校正电路的占空比校正范围的情况。因此，该占空比并未由该占空比校正电路校正，使得第一内部时钟信号“RCLK1”的时钟周期被反映在DLL时钟信号“CLKIN”上。

图6是示出DLL时钟信号产生电路100的操作的时间图。参考图2到图4以及图6，从时钟缓冲器20提供的第一和第二内部时钟信号“RCLK1”和“FCLK1”的占空比分别为20比80。然而，如上所述，由边缘触发单元30提供的DLL时钟信号“Edge_CLK”的占空比为50-50。即，因为DLL时钟信号“Edge_CLK”是使用第一和第二内部时钟信号“RCLK1”和“FCLK1”的上升沿产生的，所以DLL时钟信号“Edge_CLK”可以被提供为反映出第一和第二时钟信号“CLK”和“CLKB”的占空比的时钟信号。然后，可以由DLL时钟信号驱动器40基于DLL时钟信号“Edge_CLK”来产生第一DLL时钟信号“CLKIN”。在本例中，第一DLL时钟信号“CLKIN”的高和低电平部分为1ns，具有50％的占空比。

图7是将传统DLL时钟信号产生电路与DLL时钟信号产生电路100的操作进行比较的时间图。

输入具有50％的占空比的第一时钟信号“CLK”和第二时钟信号“CLKB”。根据传统DLL时钟信号产生电路，第一数据(RevAA_VIX＝1.1)指出第一内部时钟信号“RCLK”、第二内部时钟信号“FCLK”和DLL时钟信号“CLKINR”。在第一内部时钟信号“RCLK”占空比为20:80的情况下，DLL时钟信号“CLKINR”的占空比也为20:80，而无占空比校正。

第二数据(RevCB_VIX＝1.1)指出DLL时钟信号产生电路的第一和第二内部时钟信号“RCLK”和“FCLK”以及DLL时钟信号驱动器40的DLL时钟信号“CLKINR”。尽管第一和第二内部时钟信号“RCLK”和“FCLK”的占空比为20:80，但是边缘触发单元30的输出信号的占空比为50:50，且DLL时钟信号驱动器40的输出信号“CLKINR”的占空比也是50:50。

由上可见，即使信号具有超出占空比校正电路的占空比校正范围以外的扭曲占空因数，DLL时钟信号产生电路仍可以校正该信号的占空比，这使得可以在高频操作下增加有效数据窗口并且减少数据失效。

虽然上面说明了某些实施例，但是应该理解所述实施例仅为示例性质。因此，这里所述的系统和方法不应基于所述实施例而受到限制。相反地，当结合上面的说明书及附图时，这里说明的系统和方法应仅受所附权利要求书的限制。