具有不同侧壁层宽度的CMOS器件及其制造方法

摘要

公开了一种具有不同侧壁层宽度的CMOS的制造方法，包括：提供一半导体衬底；在所述衬底上形成第一栅极结构和第二栅极结构；在具有所述第一栅极结构和第二栅极结构的衬底表面淀积第一介质层；刻蚀所述第一介质层，以在所述第一栅极结构和第二栅极结构两侧形成侧壁层；沉积第二介质层；所述第二介质层覆盖所述第一栅极结构和第二栅极结构以及侧壁层；利用掩膜层选择性地去除覆盖所述第二栅极结构两侧侧壁层的第二介质层；移除所述掩膜层；执行杂质离子注入工艺以形成源极和漏极的轻掺杂区。本发明的CMOS器件在PMOS晶体管栅极两侧形成的侧壁层厚度大于在NMOS晶体管栅极两侧形成的侧壁层厚度，能够改善CMOS器件电学性能一致性。

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种具有不同侧壁层(offset spacer)宽度的CMOS(互补金属氧化物半导体)器件及其制造方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展，CMOS器件的栅极特征尺寸已经进入深亚微米阶段，栅极长度变得越来越细且长度变得较以往更短。目前采用轻掺杂漏极(LDD)结构(通常称为延伸掺杂)以使源/漏结区变浅来避免短沟效应。

目前的工艺在源区和漏区进行轻掺杂离子注入之前，NMOS晶体管和PMOS晶体管的栅极侧壁具有相同厚度的侧壁层(offset spacer)。申请号为200510093507.7的中国专利申请揭示了一种半导体器件及其制造方法，该方法在NMOS和PMOS的栅极两侧形成厚度相同的侧壁。图1至图4为说明现有CMOS器件制造方法的剖面图。如图所示，NMOS晶体管和PMOS晶体管由浅沟槽(STI)隔离，在半导体衬底10上分别刻蚀出PMOS晶体管的栅极11和NMOS晶体管的栅极12，如图1所示。

然后，在衬底10表面淀积氧化硅层，刻蚀该氧化硅层，从而在PMOS晶体管栅极11的侧面形成侧壁层13，在NMOS晶体管栅极12的侧面形成侧壁层14，如图2所示。

随后如图3所示，向PMOS晶体管的栅极11两侧的衬底中注入P型杂质离子15，向NMOS晶体管的栅极12两侧的衬底中注入N型杂质离子16。经退火后，形成PMOS晶体管的轻掺杂区17和NMOS晶体管的轻掺杂区18，如图4所示。

离子注入后，PMOS晶体管的轻掺杂区17和NMOS晶体管的轻掺杂区18决定了PMOS晶体管和NMOS晶体管的沟道长度。由于侧壁层13和14的厚度相同，衬底表面对应的PMOS晶体管轻掺杂的区域范围与NMOS晶体管轻掺杂的区域范围也应基本相同，因此PMOS晶体管和NMOS晶体管的沟道长度应基本相同。然而，由于PMOS晶体管的源/漏轻掺杂区的掺杂剂硼比NMOS晶体管的源/漏轻掺杂区的掺杂剂磷、砷或锑具有更快的扩散速率，因此，在同一个衬底10中，实际PMOS晶体管和NMOS晶体管的沟道有效长度不同，PMOS晶体管的沟道有效长度要短于NMOS晶体管的沟道有效长度。导致PMOS晶体管的饱和漏电流增加，并使NMOS和PMOS的阈值电压、驱动电流以及饱和漏电流的对称性和一致性差异，使CMOS器件的电性下降。

发明内容

本发明的目的在于提供一种具有不同侧壁层宽度的CMOS器件及其制造方法，以解决现有技术中存在的问题。

一方面，提供了一种具有不同侧壁层宽度的CMOS的制造方法，包括：

提供一半导体衬底；

在所述衬底上形成第一栅极结构和第二栅极结构；

在具有所述第一栅极结构和第二栅极结构的衬底表面淀积第一介质层；

刻蚀所述第一介质层，以在所述第一栅极结构和第二栅极结构两侧形成侧壁层；

沉积第二介质层；所述第二介质层覆盖所述第一栅极结构和第二栅极结构以及侧壁层；

利用掩膜层选择性地去除覆盖所述第二栅极结构两侧侧壁层的第二介质层；

移除所述掩膜层；

执行杂质离子注入工艺以形成源极和漏极的轻掺杂区。

所述第一栅极结构为PMOS晶体管的栅极结构。

所述第二栅极结构为NMOS晶体管的栅极结构。

所述栅极结构包括衬底表面的栅极介质层和栅极。

所述第一介质层的材质为氧化硅、氮化硅或氮氧化硅。

所述第二介质层的材质为氧化硅、氮化硅或氮氧化硅。

相应地，提供了一种具有不同侧壁层宽度的CMOS器件，包括一半导体衬底；在所述衬底表面形成的第一栅极结构和第二栅极结构；和覆盖所述第一栅极结构和第二栅极结构两侧的侧壁层；以及仅覆盖所述第一栅极结构两侧侧壁层和表面的第二介质层；和第一栅极结构和第二栅极结构两侧衬底中的源极和漏极的轻掺杂区。

所述第一栅极结构为PMOS晶体管的栅极结构。

所述第二栅极结构为NMOS晶体管的栅极结构。

所述栅极结构包括衬底表面的栅极介质层和栅极。

所述第一介质层的材质为氧化硅、氮化硅或氮氧化硅。

所述第二介质层的材质为氧化硅、氮化硅或氮氧化硅。

与现有技术相比，本发明具有以下优点：

本发明的具有不同侧壁层宽度的CMOS器件及其制造方法在PMOS晶体管栅极两侧形成的侧壁层厚度大于在NMOS晶体管栅极两侧形成的侧壁层厚度，使得在源/漏区掺杂杂质粒子并进行热退火后，NMOS和PMOS晶体管的沟道有效长度趋于相同。具有不同侧壁层宽度的CMOS器件克服了由于PMOS晶体管的掺杂剂(硼)比NMOS晶体管的源/漏区的掺杂剂的扩散速率快，使实际PMOS晶体管的沟道有效长度比NMOS晶体管的沟道有效长度短，导致PMOS晶体管饱和漏电流增大的缺点，从而使CMOS器件的性能，例如阈值电压、驱动电流和饱和漏电流的对称性和一致性得到了改善。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1至图4为说明现有CMOS器件制造方法的剖面图；

图5至图12为说明根据本发明实施例的CMOS器件制造方法的剖面图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

在CMOS器件中，NMOS的n-沟道和PMOS的P-沟道在同一个衬底中形成，沟道的有效长度由源/漏极之间的距离决定。源/漏极的形成是通过在沟道两侧的源/漏区进行不同的杂质掺杂，借此获得NMOS和PMOS晶体管各自的传导特性。通常期望CMOS器件的NMOS晶体管和PMOS晶体管在驱动电压和饱和漏电流等电学性能方面具有良好的对称性。

通常，NMOS和PMOS晶体管的侧壁层宽度是相同的，这使得源/漏区的离子注入范围相同。但是，由于在NMOS和PMOS晶体管中注入的杂质在衬底中的扩散速率存在差异，导致实际沟道有效长度不同。在深亚微米CMOS器件中，一方面，期望NMOS晶体管和PMOS晶体管的沟道有效长度接近，增加对称性；另一方面，由于硼载流子的高扩散率会导致亚阈值漏电流上升，因此希望PMOS的源/漏极区的延伸部分远离，使沟道加长，从而降低亚阈值漏电流；对于NMOS晶体管而言，驱动电流和饱和漏极电流是很重要的参数，它们受源/漏区及其延伸部分的有效长度(产生寄生电阻)的影响明显，因此期望NMOS的源/漏极区具有较接近的延伸部分，使其沟道较PMOS的短，从而增加驱动电流。

本发明的互补金属氧化物半导体器件的制造方法在衬底上形成一种CMOS器件结构，CMOS器件包括在同一衬底上形成的NMOS晶体管和PMOS晶体管。利用本发明，在NMOS晶体管栅极两侧形成的侧壁层的宽度小于在PMOS晶体管栅极两侧形成的侧壁层的宽度。图5至图12为根据本发明实施例的CMOS器件制造方法的剖面示意图。所述示意图只是实例，其在此不应过度限制本发明保护的范围。NMOS晶体管和PMOS晶体管位于衬底100的有源区，有源区中形成浅沟槽隔离(STI)隔离沟槽以隔离NMOS晶体管和PMOS晶体管。

如图5所示，衬底100可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体衬底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成衬底110的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。

在半导体衬底100表面沉积栅极氧化层和多晶硅层，利用光刻胶图形作为掩膜刻蚀上述多晶硅和氧化层形成第一栅极，也就是PMOS晶体管的栅极110，和第二栅极，也就是NMOS晶体管的栅极120，以及栅极介质层。栅极的材料可为结晶的多晶硅、多晶硅锗、金属硅化物(例如钛硅化物、钴硅化物、镍硅化物、钽硅化物等)、导电金属氧化物、导电金属氮化物(例如钛化氮、钽化氮)、金属(例如钽、钛、钼、钨、铂、铝、铪、钌等)或其组合。

栅极介质层可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅极氧化层的材料优选为高介电常数(high k)材料。可以作为形成高介电常数栅极电介质层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成栅极氧化层112的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。

然后，执行一化学气相淀积工艺，在衬底100表面沉积一介质层，该介质层可以是氧化硅层或氮化硅或氮氧化硅层，该层覆盖衬底100和栅极110以及120的表面和侧壁。随后执行一等离子刻蚀工艺，刻蚀上述介质层，由于等离子刻蚀具有很好的刻蚀方向性，因此衬底100和栅极110以及120表面的介质层被刻蚀掉，而保留了栅极侧壁的介质层，从而形成PMOS晶体管的栅极110的侧壁层130，和NMOS晶体管的栅极120的侧壁层130’。

在接下来的工艺步骤中，如图7所示，本发明的方法继续利用化学气相淀积工艺沉积另一介质层140，该介质层140的材料亦为氧化硅、氮化硅或氮氧化硅层。该介质层140覆盖衬底100和栅极110、120以及侧壁层130和130’表面。

然后，在衬底100表面利用旋涂工艺涂布光刻胶，并通过曝光、显影、烘焙等工艺形成光刻胶图形150，如图8所示。所述光刻胶图形150覆盖PMOS晶体管的栅极110表面和侧壁层130表面的介质层140，而暴露出覆盖NMOS晶体管的栅极120表面和侧壁层130’的介质层140。

接下来如图9所示，以光刻胶图形150为掩膜，刻蚀覆盖NMOS晶体管的栅极120表面和侧壁层130’的介质层140。在刻蚀过程中，刻蚀气体采用溴化氢(HBr)、氯气(Cl₂)和氧气(O₂)的混合气体。为了增加刻蚀的方向性和刻蚀选择比，向刻蚀气体中加入了包括SF6、CHF3或CF4等气体。腔体压力为5-50mTorr，向反应室内通入刻蚀剂气体流量100-400sccm，石英衬底温度控制在20℃和90℃之间，等离子源射频输出功率1500W-2000W。

随后利用等离子灰化或湿法清洗工艺移除光刻胶图形150，露出覆盖PMOS晶体管的栅极110表面和侧壁层130表面的介质层140，如图10所示。由图10可以看出，PMOS晶体管的栅极110两侧的侧壁层厚度为侧壁层130与介质层140的厚度之和。而NMOS晶体管的栅极120两侧的侧壁层厚度仅为侧壁层130’的厚度，侧壁层130和侧壁层130’示同时形成的，二者的厚度相同，因此采用本发明的方法，PMOS晶体管和NMOS晶体管的栅极侧壁层厚度是不同的，PMOS晶体管的栅极侧壁层厚度大于NMOS晶体管的栅极侧壁层厚度。

在接下来的工艺步骤中，执行离子注入工艺，分别向PMOS晶体管的栅极110两侧衬底的源漏区中注入p型杂质离子150，例如硼；向NMOS晶体管的栅极120两侧衬底的源漏区中注入n型杂质离子151，例如磷、砷或锑，以形成PMOS晶体管的PLDD区域和NMOS晶体管的NLDD区域。在离子注入的过程中，可先利用光刻胶掩膜覆盖住NMOS晶体管区域，然后向PMOS晶体管的栅极110两侧衬底的源漏区中注入p型杂质离子150，再利用光刻胶掩膜覆盖住PMOS晶体管区域，然后向NMOS晶体管的栅极120两侧衬底的源漏区中注入p型杂质离子151。随后进行热退火，使注入的杂质离子均匀分布。

通过离子注入工艺，在PMOS晶体管的栅极110两侧衬底的源漏区中注入p型杂质离子150，例如硼，形成PMOS晶体管的PLDD区域160；向NMOS晶体管的栅极120两侧衬底的源漏区中注入n型杂质离子151，例如磷、砷或锑，形成NMOS晶体管的NLDD区域161，如图12所示。由于PMOS晶体管的栅极侧壁层厚度大于NMOS晶体管的栅极侧壁层厚度，使得在离子注入的过程中，PMOS晶体管的栅极110两侧的离子注入区域要小于NMOS晶体管栅极120两侧的离子注入区域。向PMOS晶体管的栅极110两侧衬底中注入的p型杂质离子150之间的距离要大于向NMOS晶体管的栅极120两侧衬底中注入的n型杂质离子151之间的距离。也就是说，注入到PMOS晶体管栅极110两侧衬底中的p型杂质离子150所形成的PLDD区域160之间的距离要大于注入到NMOS晶体管栅极120两侧衬底中的n型杂质离子151所形成的NLDD区域161之间的距离。PLDD区域160之间的距离决定了PMOS晶体管沟道的宽度，NLDD区域161之间的距离决定了NMOS晶体管沟道的宽度。因此，在离子注入之后，PMOS晶体管沟道的宽度要大于NMOS晶体管沟道的宽度。这样一来，在热退火的过程中，由于硼离子的扩散速率较磷、砷或锑离子的扩散速率快，PLDD区域160会以比NLDD区域161更快的速率向沟道方向延伸，抵消了退火之前PLDD区域与NLDD之间的距离差。最终，在退火结束之后，PLDD区域160与NLDD161之间的距离趋于一致，从而使PMOS晶体管和NMOS晶体管的沟道宽度趋于一致。

本发明的CMOS器件的PMOS晶体管的栅极110和NMOS晶体管的栅极120的侧壁层具有不同的宽度。PMOS晶体管的栅极110的侧壁层由侧壁层130和介质层140组成，NMOS晶体管的栅极120的侧壁层仅包含侧壁层130。PMOS晶体管的栅极110的侧壁层的宽度大于NMOS晶体管的栅极120的侧壁层的宽度。为PMOS晶体管的源/漏区PLDD掺杂剂(硼)留出了扩散空间，使实际PMOS晶体管的PLDD之间的沟道有效长度与NMOS晶体管的NLDD之间的沟道有效长度趋于一致，使CMOS器件的PMOS晶体管和NMOS晶体管的电学性能对称性和一致性得到了改善。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。