在硅和硅合金中使用互补结型场效应晶体管和MOS晶体管的集成电路

摘要

本发明描述了一种在硅中使用结型场效应晶体管构造互补逻辑电路的方法。本发明理想地适用于深亚微米尺寸，尤其适于65nm以下。本发明的基础是在增强模式下工作的互补结型场效应晶体管。JFET的速度－功率性能在亚70纳米尺寸下变得能够与CMOS器件相比。然而，JFET的最大电源电压仍然限制在内建电势(二极管压降)以下。为了满足某些要求对外部电路的接口驱动至更高电压电平的应用，本发明还包括用于在与JFET器件相同的衬底上构造CMOS器件的结构和方法。

说明书

背景

领域

本发明一般地涉及集成电路与器件，尤其涉及MOS晶体管和结型场效应 晶体管(JFET)及电路。

相关领域的描述

超大规模集成电路近三十年来一直趋向于按比例缩小到更小的尺寸以获 得更高的封装密度和更快的速度。当前，CMOS技术在2005年就能在亚100 纳米(nm)最小尺寸下制造了。用在100nm以下的最小线宽按比例缩小CMOS 向集成电路的设计者提出了诸多问题。如下将突出表述按比例缩小到100nm 以下的CMOS晶体管所面临的几个问题：

1.随着栅极电介质的厚度按比例缩小使得每单位面积内栅电容的增加引 起的高开关负载，这就让CMOS的功耗成为一个大问题。

2.MOS晶体管中使用的栅极电介质的厚度已经按比例降至20埃以下。栅 极电介质的薄化会导致在栅极电介质两端施加电压时会有大量的电流流过栅 极电介质。该电流即为栅极漏电流。

3.即使在栅电压减小至零的情况下，各晶体管仍在漏极和源极之间传导 有限电流。该电流即为源漏间漏电流。

4.上述效应的结果是CMOS电路即使在不活动(静态电流)的情况下仍 传导大量的电流，而这破坏了CMOS的关键优势。因为静态电流，使得静态 功率或即由CMOS芯片在不活动时耗散的功率就会变得相当大，并且在温度 接近100摄氏度时，静态功耗会变得几乎与CMOS电路的动态功耗相等。随 着CMOS技术按比例缩小到65nm，漏电流的问题也变得愈发严重。这一趋势 会随着技术进一步缩小至45nm或更小线宽而继续。

5.CMOS设计规则的横向按比例缩小已经无法伴随有特征尺寸的竖向按 比例缩小了，从而导致了带有极大纵横比的三维结构。例如，在多晶硅栅横向 尺寸减少了90％以上时，多晶硅栅的高度仅降低了50％。“间隔物”(用于将 栅与重掺杂的源和漏区隔开的CMOS晶体管的部件)的尺寸依赖于多晶硅的 高度，所以它无法与横向尺寸呈比例缩小。随着竖向尺寸的按比例缩小而变得 更为困难的工序包括浅源和漏区的形成，在不引起结漏电流情况下对它们的硅 化，以及蚀刻向源和漏区的接触孔并对其进行填充。

6.本领域普通技术人员周知测量电源漏电流作为有效观察面(screen)来 检测在器件制造中引入的缺陷。这一方法有时会被本领域普通技术人员称为 I_ddq测试。本方法对最小线宽在350nm以上的CMOS有效。将CMOS按比例 缩小最小线宽到350nm以下会使其固有漏电流增加到可以与缺陷诱发的漏电 流相比较的量级，这就使得I_ddq测试趋于无效。偏压MOS器件的阱电压来消 除固有漏电流则会引入新的漏电流成分，诸如栅极漏电流、结隧道漏电流等。

现有的结型场效应晶体管追溯到首次报道它们的二十世纪五十年代。从那 以后，已经在许多文献中包含了这些晶体管，诸如Simon Sze的“半导体器件 的物理学(Physics of Semiconductor Devices)”以及Andy Grove的“半导体器 件的物理学与技术(Physics and Technology of Semiconductor Devices)”。结型 场效应晶体管则在基本和复合半导体两者中都有所报道。已经对带有结型场效 应晶体管的各种电路进行了报道，如下：

诸如：

Nanver和Goudena在IEEE电子器件学报1988年卷35第11期的第1924 至1933页发表的“对集成高频p沟道JFET的设计考虑”(＂Design considerations for Integrated High-Frequency p-Channel JFET′s＂，IEEE Transactions Electron Devices，vol.35，No.11，1988，pp.1924-1933)。

O.Ozawa在IEEE电子器件学报1980年卷ED-27第11期的第2115至2123 页发表的“类似三极管的硅垂直沟道JFET的电学性质”(＂Electrical Properties of a Triode Like Silicon Vertical Channel JFET＂，IEEE Transcations Electron Devices vol.ED-27，No.11，1980，pp.2115-2123)。

H.Takanagi和G.Kano在IEEE固态电路期刊1975年12月卷SC-10第6 期的第509至515页发表的“互补JFET负电阻器件”(＂Complementary JFET Negative-Resistance Devices＂，IEEE Journal of Solid State Circuits，vol.SC-IO，No. 6，December 1975，pp.509-515)。

A.Hamade和J.Albarran在IEEE固态电路期刊1978年12月卷SC-16第6 期发表的“JFET/双极型八沟道模拟多路复用器”(＂A JFET/Bipolar Eight-Channel Analog Multiplexer＂IEEE Journal of Solid State Circuits，vol.SC-16，No.6, December 1978)。

KXehovec和R.Zuleeg在IEEE电子器件学报1980年6月卷ED-27第6期 发表的“用于集成逻辑的GaAs FET的分析”(＂Analysis of GaAs FET′s for Integrated Logic＂，JIEEE Transaction on Electron Devices，vol.ED-27，No.6，June 1980)。

此外，由R.Zuleeg于1985年8月4日发表的题为“互补GaAS逻辑 (Complementary GaAs Logic)”的报告也引用为现有技术。作者还将此素材发 表在1984年的电子器件快报(Electron Device Letters)上的题为“双倍注入 GaAs互补JFET(Double Implanted GaAs Complementary JFET′s)”的论文中。

常规n沟道JFET的代表性结构如图8中所示。JFET在n型衬底810内形 成。它包含在标记为818的p阱区域内。JFET的主体示出为820，它是一个n 型扩散的区域，其中包括源(832)、沟道(838)和漏(834)区。栅区(836) 是p型，通过向衬底内扩散形成。对源、漏和栅区的接触分别标记为841、842 和840。JFET的临界尺寸是栅长度，标记为855。它由最小接触孔尺寸850加 上确保栅区围绕栅接触所需的必要重叠来确定。栅长度855明显大于850。现 有JFET的这一特征构造限制了这些器件的性能，因为沟道长度充分大于最小 特征尺寸。此外，栅分别对漏和源区扩散861和862的竖向侧壁电容也相当大。 栅-漏侧壁电容形成了密勒(Miller)电容——该术语为本领域普通技术人员所 知——从而显著限制了器件的高频性能。

因此，期望具有一种集成电路和器件结构以及一种制造方法来解决随着几 何尺寸持续按比例缩小出现的上述问题。可任选地，还希望使用类似于制造 CMOS器件的方法来制造这一新的集成电路和器件结构，从而能够利用现有的 设施和设备基础设施。

发明概述

本发明描述了一种在硅中使用结型场效应晶体管(JFET)构造互补逻辑 电路的方法。本发明理想地适用于深亚微米尺寸，尤其适于65nm以下。

为了解决上节所述的当前CMOS和结型场效应晶体管技术所面临的问题， 本发明描述了一种半导体器件系统来补救这些问题，特别是在65nm及以下的 最小特征尺寸下。本发明描述了多种方法和结构来构造与用于CMOS器件类 似的半导体器件和电路。本发明的这一特征允许将其插入现有的VLSI设计和 制造流程，而无需对设计和制造VLSI电路的整体系统做出任何显著的改变。 本发明的各主要属性如下：

1.允许电路功耗的显著下降。

2.允许栅电容的显著减小。

3.允许栅处漏电流的显著减小。

4.允许源漏间漏电流的显著减小。

5.允许VLSI制造工艺的显著简化。

6.利用为CMOS技术开发的设计基础设施。构想了在现有的CMOS单元 程序库中可用的所有复杂逻辑功能都能够用本发明的器件实现。这些复杂的逻 辑功能包括但不限于反相器、与非、或非、锁存、触发器、计数器、多路复用 器、编码器、解码器、乘法器、算术逻辑单元、可编程单元、存储单元、微控 制器、JPEG解码器和MPEG解码器。

7.利用现有的用于CMOS的制造和测试基础设施。

8.允许测量电源漏电流作为有效观察面来检测在器件制造中引入的缺陷 的方法。

本发明的基础是在增强模式下工作的互补结型场效应晶体管(JFET)。正 如本领域普通技术人员所知的，增强模式暗示在栅极端和源极端之间的电势为 零时晶体管处于“OFF(截止)”态。在此状态下，当在n沟道(p沟道)JFET 的漏极端处施加正向(负向)偏置时在漏和源之间存在有很小或者没有电流流 过。随着栅极处电势的升高(降低)，n沟道(p沟道)JFET进入高传导状态。 在此模式下，一旦在漏极处施加正向(负向)偏置，就有有限电流在漏和源之 间流过。传统增强型JFET器件的局限在于它们的电流驱动受最大栅电压所限， 该电压小于一二极管的压降。超过一二极管压降(内建电势)的栅电压打开栅 -沟道二极管，这并不是JFET的合意工作状态。这一限制在本发明中通过将偏 置电压VDD限制在一二极管压降以下来解除。JFET的低电流驱动的问题则通 过将JFET的沟道长度按比例缩小至亚100纳米尺寸来解决。当JFET的栅长 度小于70纳米并且电源电压为0.5V时，互补JFET器件的电流输出以及由互 补JFET器件制成的反相器的开关速度相比于常规CMOS器件有着有利优势。

应该注意到虽然JFET的速度-功率性能在亚70纳米尺寸下变得能与 CMOS器件相比较，但是JFET的最大电源电压仍限制在一二极管压降以下。 为了满足某些要求对外部电路的接口驱动至更高电压电平的应用，本发明还包 括用于构造CMOS器件的结构和方法。本发明中描述的CMOS器件与常规 CMOS的区别在于如下几点：

1.CMOS与互补JFET集成。

2.在本发明的一个实施例中，构造没有任何“间隔物”的CMOS。

3.在本发明的上述实施例中，对CMOS端的接触是平面的或是在同一水 平面上的，而这改善了器件的可制造性。

4.本CMOS器件的其他显著特征已在上文中有所描述。

附图简述

为了达到并详细理解本发明的上述特征、优点和目标，参考在附图中示出 的各实施例来对上文中简要概括的本发明进行更为具体的描述。

然而将会注意到，附图仅示出了本发明的典型实施例，于是不应将其考虑 为对本发明范围的限制，因为本发明也允许其他的等效实施例。

图1是示出了互补JFET反相器的图示。

图2a是阱连结源的互补JFET反相器的图示。

图2b是阱连结至栅的互补JFET反相器的图示。

图2c是阱连结至外部焊盘的互补JFET反相器的图示。

图3a是JFET布局的图示。

图3b是对应于图3a的多栅JFET的横截面图示。

图3c是示出了通过栅和沟道的JFET的掺杂分布图的曲线图。

图4是类似于常规MOSFET的多栅JFET的横截面。

图5是所有接触都通过多晶硅制作的多栅平面JFET的横截面。

图6是其沟道区域外延生长的多栅平面JFET的横截面。

图7是其沟道区域外延生长且其多晶半导体合金栅包括碳、硅和锗的多栅 平面JFET的横截面。

图8是常规n沟道JFET的横截面。

图9是如图5所示构造互补JFET结构的流程图。该流程图的每一步都在 图10-20中进一步示出。

图10是形成隔离区之后硅晶片的横截面。

图11是形成n阱和p阱之后硅晶片的横截面。

图12a是形成nJFET的沟道区之后硅晶片的横截面。

图12b是形成pJFET的沟道区之后硅晶片的横截面。

图13是沉积多晶硅并选择性掺杂多晶硅之后硅晶片的横截面。

图14是在多晶硅层上沉积保护涂层之后硅晶片的横截面。

图15是通过光刻和蚀刻定义多晶硅之后硅晶片的横截面。

图16a是在掺杂p沟道JFET的栅和漏/源之间的连结区之后硅晶片的横截 面。

图16a是在掺杂了n沟道JFET的栅和漏/源之间的连结区之后硅晶片的横 截面。

图17是在填充了各多晶硅结构之间的空隙随后执行平面化之后硅晶片的 横截面。

图18是在暴露的多晶硅表面上形成自对准硅化物之后硅晶片的横截面。

图19是在多晶硅上沉积电介质接着蚀刻接触孔之后硅晶片的横截面。

图20是沉积并定义金属之后硅晶片的横截面。

图21-24描述了使用根据图9改进的工艺来形成MOS晶体管。

图21示出了在形成隔离区、阱结构、阈值注入和栅极电介质之后硅晶片 的横截面。栅极电介质从晶片上除围绕MOS栅区的区域之外的地方生长并蚀 刻。

图22示出了在沉积多晶硅、掺杂多晶硅并在多晶硅顶部形成保护层之后 硅晶片的横截面。

图23示出了定义多晶硅之后硅晶片的横截面。

图24示出了通过离子注入在栅和源/漏之间形成连结区之后硅晶片的横截 面。

图25示出了用于在同一晶片上形成JFET和MOSFET的完整流程。每一 步都在图26-30中进一步示出。

图26示出了已形成n阱和p阱之后硅晶片的横截面。

图27示出了形成JFET的沟道之后硅晶片的横截面。

图28示出了形成MOS的沟道之后硅晶片的横截面。

图29示出了在形成MOS和JFET的源和漏区之后硅晶片的横截面。

图30a示出了在形成接触孔和金属连接之后硅晶片的横截面。

图30b示出了在形成接触孔和金属连接之后NMOS和nJFET的布局。

本发明的详细描述

本发明构造的反相器的电路图如图1中所示。在ON(导通)和OFF条件 下的两个晶体管的工作端电压如表1所示：

       表1：在ON和OFF条件下CFET门的端电压

       Vin        Vout           FT1         FT2

       0          Vdd            ON          OFF

       Vdd        0              OFF         ON

图1中电路的工作状况与对应的CMOS电路的工作状况极为相似。JFET 在本发明中工作的各电压电平与常规CMOS技术的电压电平相类似。输入电 压在0和Vdd之间变化。输出电压在Vdd和0之间变化，并与输入电压呈反 相关系。于是，对于反相器的二态而言，当输入端所加电压为0和Vdd时，输 出电压分别是Vdd和零。如上表1所陈述的那样，这可以通过两个晶体管FT1 和FT2切换至ON和OFF来实现。

如本领域普通技术人员所知的，JFET在栅极处施加控制信号的情况下工 作，这一控制信号控制源漏间沟道的传导特性。栅极与沟道形成pn结。栅极 相对于源极的电压控制这栅-沟道结的耗尽区宽度。沟道的非耗尽部分可用于 传导。于是，沟道通过在JFET晶体管的栅和源极端处施加合适电压来打开和 关断。在沟道打开且对漏极施加合适电压的情况下，会有电流流过源漏之间。

JFET反相器中的JFET晶体管FT1和FT2以一种非常类似于CMOS反相 器中的MOS晶体管的方式起作用。CMOS反相器的工作状况对本领域普通技 术人员而言是周知的。p沟道JFET(FT1)的源极端连接至电源。n沟道JFET (FT2)的源极端接地。两个晶体管的漏极端连接在一起并连接至门的输出端。 p沟道JFET(FT1)的栅极和n沟道JFET(FT1)的栅极连接在一起并连接至 门的输入端，如图1所示。这一电路配置在其后称为CFET反相器。一般而言， 以类似方式用p沟道和n沟道JFET形成的门称为CFET门。

在此将更为详细地解释反相器的功能以展现本发明的完整实现。要实现这 一目的，首先要解释表2所示晶体管源和漏极端处的电压。在示例性且非限制 性的例证中，电源电压固定为0.5V。

           表2：CFET门中JFET的结电压

           Vin         Vout        FT1         FT2

                            VGS          VDS     VGS        VDS

           0.5         0    0V           -0.5    0.5        0

           0           0.5  -0.5         0       0          0.5

p沟道JFET的栅极由n型硅制成而其沟道则是p型掺杂。p沟道JFET的 掺杂分布图设计为：当栅极端上的电压相对于源极端为零伏时，关断通过该沟 道的传导。这一器件是增强型器件。p沟道JFET的这一属性是由于在栅极(p 型)和沟道(n型)之间pn结处存在有内建电势。因为FT1的源连接至0.5V 的VDD，所以当FT1的栅极也为0.5V时，n型沟道和p型栅极之间的外部偏 置为0.0V。这表示FT1处于OFF条件。随着p沟道晶体管栅极处的偏置下降 为0.0V，栅和源极端之间的负电压改变至-0.5V，这就引起了耗尽层的塌陷 (collapse)从而允许从源到漏的电流流动。这表示FT1处于ON条件。

本发明的重要教示在于如何在FT1处于ON条件时限制栅极电流。沟道- 栅极二极管在此条件下正向偏置0.5V，于是就存在有流经晶体管栅极的有限漏 电流。该电流即为栅极漏电流。漏电流的大小由跨栅极-沟道结的内建电势控 制。当这一CFET反相器为基于硅的电路而在0.5V或更低电源电压(VDD) 下工作时，该内建电势就把栅极漏电流限制在一个极小的量。于是，CFET反 相器无论在设计还是工作特性上都以类似于CMOS反相器的方式工作。电源 电压的限制会因为内建电势的差异而随材料变化有所不同。类似地，n沟道 JFET的偏置电压反转，晶体管在栅-源偏置减小为零时关断而在栅-源偏置等于 电源电压VDD时开启，其中电源电压VDD被限制在0.5V以约束栅极电流。 典型的栅极-沟道结栅极电流设计范围在1uA/cm²至100mA/cm²之间。相反地， 对于用45纳米光刻法以及按比例适当缩小的栅极电介质厚度制成的MOS晶体 管而言，栅极电流设计为超过1000A/cm²。

JFET晶体管的输入电容是由栅极-沟道端形成的二极管的结电容。此二极 管电容的范围在10^-8F/cm²至10^-6F/cm²之间，这由自身范围在100埃到3000 埃之间的结耗尽层宽度的厚度确定。用45纳米设计规则和厚10埃氧化物制成 的MOS晶体管的输入电容比对应的JFET输入电容要高一个量级。这一特征 使得JFET在低功率工作观点下尤为吸引人。

JFET晶体管还基于第四带电端，或即“阱”。本发明的一个实施例在此描 述了两JFET的阱皆连接至源极端的情形，如图2a所示。

图2b示出了本发明一个可选实施例，在其中阱连结至栅极并用于调制沟 道从顶端和从底部的传导率。

图2c示出了本发明又一个实施例，在其中n沟道JFET的阱连接至外部端， 该外部端可用于向JFET施加任何信号。在本发明的再一个实施例中，n沟道 JFET的阱则是悬空的(floating)。对应的描述也应用于p沟道JFET。本领域 普通技术人员周知测量电源漏电流作为有效观察面来检测在器件制造中引入 的缺陷。这一方法有时会被本领域普通技术人员称为I_ddq测试。本方法对最小 线宽在350nm以上的CMOS有效。按比例缩小最小线宽在350nm以下的 CMOS会使其固有漏电流增加到可以与缺陷诱发的漏电流相比，这就使得I_ddq测试趋于无效。对于最小线宽在100nm以下的MOS器件而言，偏压MOS器 件的阱电压来消除固有漏电流则会引入新的漏电流成分，诸如栅极漏电流、结 隧道漏电流等。在本发明中，偏压JFET的阱电压能够有效地将固有漏电流降 低到皮安范围。这使得I_ddq测试成为检测在最小线宽100nm以下的器件制造中 引入的缺陷的有效观察面。

图3a示出了用来构造此电路结构的JFET晶体管的示例性和非限制性布 局。n沟道JFET的源、漏和阱抽头(well tap)分别给定为330、340、375和368。 对这些端的接触则分别标记为372、374、373和371。

图3b示出了由源(330)、栅(370)、漏(340)和p阱(310)四端组成 的n沟道JFET结构的横截面。JFET在标记为315的硅区域中形成。JFET通 过标记为320且填充有诸如二氧化硅的绝缘材料的区域与周围的半导体隔离。 源和漏之间的沟道示出为对象350。对于n沟道JFET，源和漏是通过用诸如磷、 砷或锑的施主型杂质掺杂硅形成的高度掺杂的n型区。阱则由诸如硼或铟的受 主杂质掺杂。沟道是连接源和漏的n型掺杂的狭窄区域。栅极是通过诸如从重 p+掺杂的多晶硅区375中扩散掺杂物等的方法而在沟道内形成的浅p型区370。

图3c中示出了通过栅极(370)和沟道(350)在距硅表面各不同深度处 的晶体管掺杂分布图。曲线381是从硅表面开始的栅极区的示例性掺杂分布图。 曲线382、383和384代表沟道、阱和大块区域的掺杂分布图。对于n-JFET而 言，381是p型栅区的掺杂分布图，382是n型沟道区的分布图，383是p型阱 区的分布图，而384是周围n型大块区域的分布图。栅极-沟道结由385给出， 沟道-阱结由386给出，而阱-大块区域结则由387给出。栅极和沟道之间的结 (385)距离硅表面的深度小于沟道和p阱之间的结(386)距离硅表面的深度。

本发明还教示了形成p型栅极结的其他方法，诸如离子注入。本发明还覆 盖了诸如等离子浸润注入的其他掺杂栅极的方法，而这些是本领域普通技术人 员周知的。

在图3b中，区域375是p型重掺杂的多晶硅后片，并用作掺杂栅极370 的源。p型栅极用于控制从源到漏的跨沟道传导。通过这一新颖的构造技术， 可以在沟道区中从重掺杂多晶硅扩散栅极，重掺杂多晶硅也形成了与栅极的欧 姆接触。这样就允许多晶硅用于将栅极连接至外部电路。

对阱的欧姆接触由标记为对象368的阱抽头制成。图3b中也示出了对 JFET的阱、源、栅和漏四端的接触，即分别为371、372、373和374。p阱抽 头368下的区用p型杂质重掺杂，以制成良好的欧姆接触。p阱310在标记为 315的n阱中形成，而n阱则应用于其中JFET的p阱必需被隔离的情况。对 于其中p阱连接至地电势的应用而言，可以排除对n阱的需要。本发明覆盖这 两种情况。

对p沟道JFET而言，其掺杂类型相对于图3b和3c所述相反，即p型区 由n型区代替且反之亦然。应该指出用多晶硅375掺杂JFET的栅极这一本发 明的新颖性对于p沟道JFET而言也是一样的。

JFET的可选实施例如图4中所示。该图示出了n沟道JFET的横截面，它 与MOS晶体管非常类似。在此描述n沟道JFET的结构。含蓄地指出也可以 为p沟道JFET复制这一结构，只要如上段所述对掺杂做出适当改变即可。JFET 示出为对象400。其中形成有JFET的p阱被标记为对象310。对JFET的隔离 则由用对象320表示的填充有诸如二氧化硅或其他合适材料的绝缘材料的区域 提供。这一结构类似于图3所示的对应结构。重掺杂n型区形成源和漏区并且 被分别标记为420和430。源和漏之间的沟道区是轻掺杂的n型区并且被标记 为450。栅极区是p型掺杂的并且被标记为440。这一区域是从p型重掺杂且 标记为460的多晶硅中扩散出的。在栅极周围插入标记为465的绝缘区，该区 域由二氧化硅和氮化硅层的组合构成。这一对象在本文中称为“间隔物”。在 本发明的一个实施例中，这些区域的顶部表面420、430、460和368涂覆有一 种金属化合物的高度传导层，该层称为硅化物并被标记为462。硅化物层与阱 抽头、源、漏和栅极区自对齐，这意味着硅化物层仅在其中存在暴露的硅或多 晶硅的区域内形成。间隔物的主要作用是在形成自对齐的硅化物层时将源和漏 极区与栅极区隔离开。它还允许在器件内部对来自接触的电流进行有效分配。 对阱抽头、源、漏和栅极区的接触以类似于图3的方式做出，并且被分别标记 为371、372、373和374。

在如图5所示的JFET的可选实施例中，对JFET所有各端，即对源、栅、 漏和阱的接触皆由多晶硅制成。这一结构具有使得对所有各端的接触皆处于同 一水平面的合意属性。n沟道JFET在标记为310的p阱中制成，其各侧皆由 绝缘区320隔离。这一结构类似于图3所示的对应结构。JFET的源极由重n 掺杂区520和522组合而成。JFET的漏极也由重掺杂n型区524和526组合 而成。沟道550是漏和源之间的浅n型掺杂区。在硅中扩散的p型栅极区被标 记为540。块530和532是重n型多晶硅掺杂区。区域520通过将来自多晶硅 的n型杂质扩散入硅而形成。类似地，区域524通过将来自多晶硅区532的n 型杂质扩散入硅而形成。区域540则通过将来自p型多晶硅区560的p型杂质 扩散入硅而形成。区域522和526分别将源和漏极区520和524连接至沟道550。 标记为530、532和560的多晶硅区分别是与区域520、524和540欧姆接触。 区域522和526通过外部掺杂形成，诸如通过离子注入、等离子浸润注入或其 他类似的掺杂方法形成。阱抽头通过在重p掺杂多晶硅562和p型区368之间 的欧姆接触形成。在对象530、532以及560和562顶部做出对晶体管的接触。 为了降低这些区域的欧姆接触，在多晶硅层顶上形成标记为580的自对齐硅化 物层。在本发明的可选实施例中，直接在多晶硅上做出对晶体管各端的接触。

在本发明的可选实施例中，硅衬底的顶部表面通过外延沉积硅锗合金形 成，如图6所示它被合适掺杂以形成沟道和栅。该结构是带有隔离区320的内 建阱310。本实施例的主要特征在于标记为对象670的JFET沟道是在硅锗合 金的外延沉积层上形成的。硅锗合金的迁移率要比硅高得多，这就增加了JFET 尤其在高频下的性能。在晶片上形成隔离结构之后，在晶体管上沉积这一外延 层。在此实施例中，仅在其中要形成沟道的岛上选择性地沉积外延层。在一个 步骤中沉积nJFET沟道的外延层，而在下一步骤中沉积pJFET沟道的外延层。 在另一个实施例中，可以在隔离结构形成之前在晶片上沉积外延层。在本发明 的又一个实施例中，沟道区由应变硅锗合金形成。本发明的另一实施例教示了 使用硅锗碳来构造JFET的沟道区的情况。术语“硅锗合金”和“应变合金” 是本领域普通技术人员所周知的。硅锗合金通过在硅衬底上外延沉积硅和锗原 子的混合物而形成。JFET的其余结构与图5所示结构相类似。外延沉积沟道 的掺杂由诸如离子注入等的外部掺杂控制。可选地，在沉积期间通过诸如原子 层外延生长及类似技术之类的方法掺杂外延沉积的材料。这些外延沉积步骤也 可用于图3和4中所示的JFET结构。

图7所示的本发明的另一实施例包括使用诸如碳化硅或碳化硅锗之类的 高带隙材料形成栅接触区744。在本发明中实现这一特征来增加在栅极640-沟 道650结处形成的pn结的势垒高度。在栅极区640附近的栅接触区744的高 带隙材料有效提升在栅极640-沟道650结处形成的pn结的势垒高度。较高的 栅极-沟道结内建电势会降低跨结的饱和电流，并允许施加给栅极-沟道二极管 以使其正向偏置的最大电压增大，而不会引起大量栅极电流流经该二极管。由 于栅极处的最大电压等于反相器的电源电压，因而使得更高的电源电压变得可 能，这样就能够增加晶体管的驱动强度以获得反相器更快的开关速度。如图7 为此实施例所示，可以使用多晶碳化硅材料来代替多晶硅形成各电极。使用诸 如多晶碳化硅的高带隙材料可以在晶体管ON状态期间栅极-沟道二极管弱正 向偏置时降低栅极结的漏电流。本发明教示了出于此目的而使用碳化硅的各 相，即3C、4H和6H。此外，本发明还教示了使用能够形成与硅衬底的校正 结的各种其他电极材料，包括硅锗碳三重合金以及各种其他的化合物半导体， 诸如镓铝砷磷化物。在本发明的可选实施例中，对诸如碳化硅的用于栅极的材 料的使用是连同对诸如硅锗的外延沉积高迁移率材料的使用同时进行的。栅极 材料的成分可以在沉积期间有所变化。分别标记为730、732、744和752的对 源、漏、栅和阱抽头的电极延伸是由诸如碳化硅之类的高带隙半导体材料制成。 自对齐传导层在这些电极顶部形成并且被标记为750。如前各段所述合适地掺 杂多晶硅半导体材料。晶体管的其他组件与图6中描述了nJFET结构相类似。

本发明的示例性实施例教示了在硅表面附近使用深度范围在10到 1000之间的碳化硅层，随后则沉积深度在10到2500之间的多晶硅。多 晶层的成分可变以精确监视蚀刻过程，在蚀刻过程中，多晶材料被快速蚀刻直 至检测到标记层底的成分并在随后进行缓慢的选择性蚀刻过程直到所有的多 晶材料都被蚀刻。将在下文中详细解释使用多晶碳化硅的制造过程。

接下来，如图9的流程图示出构造图5所示互补JFET结构的示例性但非 限制性的方法。该流程图中的每一步都在图10-20中进一步示出。步骤905在 图10中示出。步骤910在图11中示出。步骤915在图12中示出。步骤920 和925在图13中示出。步骤930在图14中示出。步骤935在图15中示出。 步骤940在图16中示出。步骤950在图17中示出。步骤955在图18中示出。 步骤960在图19中示出。步骤965在图20中示出。

图10示出了在制造期间已完成以实现对各区域隔离的各预备步骤之后的 半导体衬底的横截面视图，而这上述各区域中将会通过组合蚀刻、热氧化和二 氧化硅的沉积来形成有源器件。区域1001-1005表示通过蚀刻、沉积和热生长 的组合而形成并用由氧化硅和氮化硅组成的绝缘材料填充的区域。这些区域的 形成工艺细节为本领域普通技术人员所周知，并且超出了本公开的范围。区域 1011-1014表示其中要用后续步骤形成有源晶体管的区域。

图11示出了通过在区域1101和1102中用适当杂质掺杂有源区而形成的 n阱和p阱。对于区域1102中的n阱，注入磷或砷原子。注入的掺杂量级在 1.0 x 10¹¹/cm²至1.0 x 10¹⁴/cm²之间变化。注入能量在10KeV和400KeV之间变化。 对于区域1101内的p阱，通过离子注入引入硼，其剂量在1.0 x 10¹¹/cm²至 1.0 x 10¹⁴/cm²之间变化而注入能量在10KeV和400KeV之间变化。可以使用多 次注入来实现期望的杂质掺杂分布图。为了选择性地用n型和p型杂质注入各 区域，使用光刻胶掩模遮蔽未计划接收注入的区域来完成各次注入。可以在隔 离区1001-1005下完成额外的硼注入以增加氧化物下该区域的掺杂并防止两邻 接n阱之间的任何泄漏。对晶片进行热处理以实现期望的杂质掺杂分布图。

图12a和12b分别示出了nJFET的沟道区1202和pJFET的沟道区1222 的形成。沟道区通过使用光刻胶掩模选择性地注入来形成。对于nJFET，沟道 通过用注入剂量在2.0 x 10¹¹/cm²至1.0 x 10¹⁴/cm²之间且注入能量在1至100KeV 之间的诸如砷、磷或锑的n型掺杂物的离子注入来形成，如图12a中的区域1202 所示。该图中还示出了光刻胶1210覆盖想要阻止n沟道注入的区域。图12b 中的区域1222用诸如硼、铟或铊的p型杂质注入以形成pJFET的沟道。在本 发明的可选实施例中，沟道区通过等离子浸润掺杂形成。可选地，沟道通过由 硅、硅锗双合金或者硅锗碳三重合金组成的沟道区外延生长而形成。本发明教 示通过选择性地外延生长用于n沟道和p沟道的沟道区以及单次沉积用于 nJFET和pJFET两者的沟道区随后再选择性地掺杂来形成外延区的各种变体。 本发明的再一个实施例覆盖在其中沟道区是在沉积期间通过诸如原子层外延 生长之类的方法而掺杂的实例。

接着如图13所示，在整片晶片上沉积多晶硅层。沉积在晶片上的多晶硅 厚度在100到10,000之间变化。使用光刻胶作为掩模来选择性地掺杂多晶 硅，从而形成最终将变为JFET的源、漏、栅和阱接触的区域。在此出于简明 的考虑省略光刻工艺的细节。如1300所示，标记为1310的区域掺杂有剂量在 1.0 x 10¹³/cm²至1.0 x 10¹⁶/cm²之间的重硼注入。它设计用作n-JFET阱区的接触。 区域1314设计用作n-JFET的栅极接触。它是用类似于区域1310的参数重p 型掺杂。区域1312和1316是用剂量在1.0 x 10¹³/cm²至1.0 x 10¹⁶/cm²之间的n 型掺杂物(磷、砷和锑)重掺杂。

p-JFET则由分别用作源和漏接触(p型)的区域1320和1324、用作栅(n 型)的区域1322以及用作对阱抽头的接触(n型)的区域1326形成。区域1320 和1324用剂量在1.0 x 10¹³/cm²至1.0 x 10¹⁶/cm²之间的高浓度硼原子掺杂并且分 别设计用作pJFET的源和漏接触。类似地，区域1322和1326是重掺杂n型区， 并且设计用作pJFET的栅和阱接触。在一个可选实施例中，在进行离子注入之 前在多晶硅层顶部沉积氧化层。该层的厚度在20至500之间变化。在另一 个实施例中，在进行离子注入之前在多晶硅层顶部沉积氧化层和氮化层，且氧 化膜和氮化膜的厚度在10至500之间变化。

图14示出了带有杂质掺杂的多晶硅层以及在该多晶硅层顶部的保护层 1410的硅晶片的横截面。在各个区域内注入有杂质的多晶硅层用作将那些杂质 间接扩散入硅的源，以形成源、漏和栅结以及与阱的欧姆连接。区域1422和 1426是从多晶硅区1312和1316扩散的nJFET的源和漏极区。区域1424是n 型沟道。标记为1428的栅极区从p掺杂的多晶硅扩散入硅。区域1420是通过 从多晶硅区1310扩散而在硅中形成的p型区域(阱抽头)，并且形成了对包含 nJFET的p阱的欧姆接触。类似地，硅内的pJFET接触则由区域1430作为pJFET 的源、1432作为其沟道、区域1434作为其漏、区域1436作为其阱接触而区域 1438作为其栅极区构成。在可选实施例中，进行注入剂量和能量变化的多次离 子注入，注入多晶硅内的n型和p型掺杂物来形成阱接触、源、漏和栅极区。

在将JFET的各区域扩散入硅之后，就进行栅极图案化处理。使用光刻工 艺，先在晶片上涂覆一层抗反射涂层，其后是一层光刻胶。正如本领域普通技 术人员所知的那样，这些层的厚度取决于对光刻胶的选择。暴露光刻胶层并在 光刻胶上描绘各端，在图15中标记为1510。本发明的可选实施例包括其他图 案化光刻胶的方法，包括压印光刻法和电子束光刻法。用光刻胶作掩模，首先 蚀刻多晶硅上的保护层。接着蚀刻多晶硅层，使其带有直达多晶硅层底部的开 槽，诸如1512。这一步骤1500所示将各端电性隔离。为了图案化光刻胶，可 以使用各种工艺，诸如光学光刻法、浸润光刻法、压印光刻法、直接写入电子 束光刻法、x射线光刻法或者远紫外光刻法等。

图16a是在掺杂p沟道JFET的栅和漏/源之间的连结区之后硅晶片的横截 面。在蚀刻多晶硅层之后，对重掺杂区和沟道之间的区域进行掺杂，以在源和 沟道以及漏和沟道之间形成低传导率路径。这在此称为连结区(1620、1622、 1652和1654)。图16a示出了为pJFET形成的连结区。包含nJFET的晶片部分 在此步骤期间由光刻胶1610所覆盖，同时使用诸如离子注入或等离子浸润注 入等的合适掺杂工艺来掺杂pJFET的连结区1620和1622。形成连结区直至结 的深度，其深度与相邻的源和漏极区深度无关，并且设计连结区在源/漏和沟道 之间提供极低电阻率连接。

图16b是在掺杂n沟道JFET的栅和漏/源之间的连结区之后硅晶片的横截 面。对象1650是用来覆盖要阻止注入的区域的光刻胶，该区域内包含pJFET。 硅中区域1652和1654是通过n型掺杂物注入形成的连结区。在离子注入之后， 通过快速热退火工艺激活掺杂物。还执行温度在700C至950C之间持续时间 在10秒至20分钟的氧化步骤，用来氧化在蚀刻期间遭损坏的硅区。

图17示出了在用诸如二氧化硅等的绝缘材料填充各多晶硅块之间间隙并 在随后使用诸如化学机械抛光等的方法进行处理以提供与多晶硅层处于同一 水平面的接近平坦的表面之后晶片的横截面。通过使用化学汽相沉积或等离子 辅助化学汽相沉积沉积二氧化硅从而在各多晶硅块之间填充绝缘材料的技术 是在半导体制造中广泛使用的一种技术。一种这样的工艺通过在气相硅烷和氧 气之间进行低温等离子活化反应来实现氧化物的沉积。最后移除保护层1410， 裸露出多晶硅表面。

图18是在露出的多晶硅表面上形成自对准硅化物层之后硅晶片的横截 面。在多晶硅表面上沉积一层诸如镍、钴、钛、铂、钯或其他难熔金属的金属 并进行退火，使得露出的多晶硅区域与该金属层形成二元化合物，称为“金属 硅化物层”。金属硅化物层是极高传导性物质。优选地在原子清洁的多晶硅表 面沉积厚度在至之间的金属。在200C至800C的温度下在快速退 火炉中加热晶片10秒到30分钟之间的时间段以选择性地在金属与硅或多晶硅 层接触处的形成硅化物。在金属层和硅之间的反应发生之后，通过不影响硅化 物层的化学蚀刻处理来从晶片中移除多余的金属。使用适当溶剂选择性地蚀刻 掉未反应的金属，仅在露出的硅和多晶硅区1801上留下金属硅化物。对于钛 和钴，可以在室温下适当使用比例在1:0.1到1:10之间的过氧化氢和氢氧化铵 的混合物，虽然也可以使用高于室温的温度。于是，就在多晶硅上形成了自对 齐的硅化物层。图18示出了在多晶硅的源、漏、栅和阱抽头上形成硅化物层 之后器件的横截面。这一多晶硅层还可用作局部互连，藉此带有硅化物的n型 多晶硅和p型多晶硅区域就用来制作欧姆接触。

下一步的处理包括沉积电介质(氧化物)层，在氧化物层中蚀刻接触孔， 形成用于源、漏、栅和阱抽头端的接触孔，接着是在半导体芯片形成实际操作 中常规的金属互连形成工艺。图19中示出了在沉积电介质并蚀刻接触孔之后 的晶片横截面。图20中示出了金属的沉积和蚀刻。

可对这一过程进行适应性修改以伴随JFET一起制作MOS晶体管。这一 适应性修改的一种应用是在芯片上包括兼容CMOS的I/O。接下来将描述制造 MOS晶体管的工艺。图21示出了在形成用于JFET和MOSFET的n阱和p阱 之后晶片的横截面。还完成了为MOSFET的阈值(V_t)调节注入。此外，还 完成了JFET沟道区的形成。在晶片上生长一层栅极电介质(氧化物或氮化氧 化物)。从晶片中移除该层氧化物，除了围绕MOSFET栅极的区域之外。该氧 化层示出为对象2110。在本发明的可选实施例中，在生长氧化物之后立刻在栅 极电介质顶部沉积一薄层非晶硅。这一非晶硅层的厚度足以防止在下一光掩模 和蚀刻步骤中对下层栅极电介质的损害。这一多晶硅层的优选厚度在至 之间。在本发明的一个可选实施例中，首先形成氧化层，然后在形成JFET 的沟道。

接着如图22所示，在晶片上沉积多晶硅层。多晶硅层由标记为2220的氧 化物保护层覆盖。用光刻法在晶片上定义某些区域，以便从晶片中选择性地移 除光刻胶层，并用n型和p型掺杂物注入露出的区域。该图示出了带有选择性 掺杂区的多晶硅层。区域2210为p型掺杂，区域2212为n型掺杂，区域2214 为p型掺杂而区域2216为n型掺杂。掺杂这些区域的参数与图13中描述的参 数相同。

下一步是如图23所示，在多晶硅上定义栅极和其余的电极。要完成这一 步，首先需要在光刻胶层2330上定义图案。接着使用该光刻胶层作为掩模， 蚀刻多晶硅层以定义电极。区域2310形成NMOS的阱抽头，区域2312形成 NMOS的源极，区域2314形成NMOS的栅极，区域2316形成NMOS的漏极， 区域2320形成PMOS的源极，区域2322形成PMOS的栅极、区域2324形成 PMOS的漏极的漏区，而区域2326形成PMOS的阱抽头。在蚀刻多晶硅层之 后，执行短氧化周期以在硅表面形成厚度在20至500之间的氧化物。执行 额外的加热周期用来将掺杂物从漏、源和阱抽头区域内的多晶硅扩散入硅，同 时控制掺杂物从多晶硅到栅极电介质和到沟道区的扩散。

图24示出了通过离子注入形成在源、漏和沟道区之间的连结。对于 NMOS，在源和沟道以及在漏和沟道之间的连结是通过分别离子注入标记为 2410和2412的n型掺杂物而形成的。对于PMOS，在源和沟道以及在漏和沟 道之间的连结是通过分别离子注入标记为2420和2422的p型掺杂物而形成的。 执行快速热退火以活化注入。晶片的横截面与图17中所示极为类似。晶片由 图17至20中描述的方法进行处理。

图25中示出了在同一晶片上形成JFET和MOSFET的完整流程。正如此 处要描述的，以这种方式制造的MOS晶体管具有胜过构造MOS晶体管的常 规方法的诸多优点。

常规MOS晶体管具有用来将高掺杂的源/漏极区与栅极隔离开的间隔物。 间隔物的尺寸依赖于竖向多晶硅尺寸和其他工艺参数，并且无法在横向上按比 例缩小。而MOS晶体管的当前实施例使用光刻法来隔离源/漏与栅极区，使得 此结构可在横向上按比例缩小。

常规MOS晶体管在间隔物下具有轻掺杂的源和漏极区，这限制了源极的 注入效率，或者说限制了可由晶体管控制的最大电流。MOS晶体管的当前实 施例使用连结区作为源极和漏极结，并允许独立控制对此区域的掺杂。

常规MOS晶体管则具有对称的源极和漏极区。本实施例通过不对称地将 源极和漏极多晶硅接触与栅极隔开，允许形成不对称的源极和漏极结。

常规MOS晶体管具有对源/漏与栅极端的可变接触深度；直接在硅上做出 对源/漏极端的接触，而对栅极端的接触则是在比源/漏结有所提高的多晶硅上 做出。MOS晶体管的这一实施例蚀刻出的接触孔都是对多晶硅的。从而使得 所有孔的深度一致。

由于浅源/漏结以及在这些结上形成的硅化物强加的限制，使得常规MOS 晶体管不得不兼顾短沟道性能。MOS晶体管的这一实施例则通过为所有各结 在多晶硅顶部放置硅化物而去除了这一限制。同样地，硅中的浅源/漏结则通过 扩散来自多晶硅的掺杂物形成，而这一扩散是一个更为缓慢且更加可控的过 程。

这一构造JFET和MOSFET的方法允许在蚀刻接触孔之前就存在有平坦表 面。它还确保了移除的多晶硅的量是有限的，而这对实现统一等离子蚀刻而言 是很重要的。周知硅晶片上多晶硅图案密度的变化是多晶硅蚀刻率变化的原 因。在本方法中，上述问题通过多晶硅的图案密度要远大于常规工艺技术这一 事实而得以克服。同样地，对各个结的接触由多晶硅层分隔，让浅源和漏结的 形成极为便利。

图25中的各步骤在图26-30中进一步示出。

图26示出了在形成隔离区(2610)、标记为2601用于形成NMOS晶体管 的p阱、标记为2602用于形成nJFET的另一p阱之后硅晶片的横截面。同样 还形成了用于PMOS晶体管和pJFET的对应阱结构，但是出于简明的目的而 被省略。在硅内为MOS晶体管执行V_t调节注入之后，对整片晶片执行栅极氧 化并在晶片上生长范围在10至100之间厚度合适的栅极电介质层。在此图 中视为层2620。在本发明的可选实施例中，栅极电介质用高介电系数材料构成， 诸如硅酸铪以及本领域普通技术人员已知的类似材料。

图27示出了已执行下列各步之后的晶片横截面。首先，通过湿法蚀刻或 者诸如等离子蚀刻之类的合适技术从要形成JFET沟道的区域中选择性地移除 栅极电介质。接着，通过离子注入形成JFET沟道，标记为对象2710。在沟道 形成之后，在晶片上沉积一层多晶材料。该层标记为2720。

用适当掺杂物注入JFET和MOS晶体管的栅极电极。NMOS晶体管和 pJFET的栅极区用砷、磷或锑进行n型重掺杂。PMOS晶体管和nJFET的栅极 电极区用p型掺杂物，即硼注入。栅极电极区用范围在1.0 x 10¹⁴/cm²至 1.0 x 10¹⁶/cm²的重剂量掺杂物进行注入。本发明的可选实施例包括用于形成 MOS和JFET晶体管栅极电极区的多个注入步骤。加热晶片使得掺杂物遍布多 晶硅层。

在晶片上设置光掩模并蚀刻多晶硅层以定义晶体管的栅极电极，如图28 所示。对象2810形成NMOS晶体管的栅极，而对象2820形成nJFET晶体管 的栅极电极。NMOS晶体管的栅极用n型多晶硅形成，而nJFET的栅极用p 型多晶硅形成。在定义栅极之后，执行短氧化周期来从多晶硅表面移除损坏。 接着沉积氧化物和氮化物层并对其进行非均质蚀刻，以形成邻近栅极电极的间 隔物。在间隔物形成结束时，晶片的横截面示出了两侧皆由间隔物围绕的栅极 电极。标记为2830的对象是围绕栅极的间隔物。应该注意到nJFET岛(对象 2602)上的多晶硅之下不具有用来阻止蚀刻的氧化物层。于是，多晶硅蚀刻处 理必需小心进行，以防止对多晶硅的过度蚀刻并防止蚀刻入硅中。防止对多晶 硅过度蚀刻的工艺步骤已在上文中有所描述。

图29示出了在形成MOS和JFET晶体管的源和漏区之后硅晶片的横截面。 处理步骤包括为NMOS晶体管形成轻掺杂漏极(LDD)区。这可以通过在NMOS 区域2601内选择性地离子注入n型掺杂物来实现。该步骤也可以通过注入极 性相反的掺杂物(p型)以防止因源极和源极的耗尽区彼此触及引起的称为“穿 通(punch through)”现象而得以实现。这一步骤称为“反穿通”注入。执行 LDD和反穿通注入的入射角范围是在与晶片完全垂直到离垂直有60％倾斜之 间。这些区域在图29内被标记为2910。执行类似的处理以在JFET的沟道与 源和漏极区之间创建低电阻区(连结)。这些连结邻近JFET的栅极形成，被标 记为对象2920。通过离子注入n型杂质来为NMOS和nJFET晶体管形成源极 和漏极区。为形成NMOS的源极和漏极端进行的n型离子注入是已良好既定 的工艺。对于nJFET，源和漏的掺杂类型与栅极的相反。调节源极和漏极的注 入参数以确保用于形成这些端的n型掺杂物不会翻转栅极区的极性。通过用剂 量在1.0 x 10¹⁴/cm²至1.0 x 10¹⁶/cm²之间的n型或p型掺杂物进行注入而将JFET 的栅极掺杂维持在一较高量级。基于多晶硅厚度选择注入能量。保持JFET的 源极和漏极掺杂低于栅极掺杂，以确保不会发生栅极掺杂的反转。NMOS晶体 管的源极和漏极区分别标记为2950和2952，而nJFET的源极和漏极区则分别 标记为2954和2956。

图30a示出了在形成接触孔和金属连接之后硅晶片的横截面。在源极和漏 极形成之后，通过沉积一层诸如钴、镍、钛、铂之类的金属、加热晶片以使金 属与露出的硅表面反应而生成硅化物化合物来形成自对齐的硅化物。通过湿法 化学蚀刻洗去不用的金属。随后则如图30a所示，以低于600C的温度沉积一 层氧化物作为电介质层来覆盖整片晶片。在电介质层内蚀刻接触孔3010。在晶 片上沉积单层或多层金属合金，通过光刻工艺对其进行图案化，随后蚀刻该金 属层以形成从晶体管引出的互连，如对象3020所示。在图30b中示出了NMOS 和nJFET的布局。NMOS晶体管的源、漏和栅极区分别标记为3050、3051和 3054。它们各自的接触孔则标记为3060、3061和3064。类似地，nJFET的源、 漏和栅极区分别标记为3052、3053和3055，而它们各自的接触孔则分别标记 为3062、3063和3065。