包括浮栅的非易失性半导体器件、制造非易失性半导体器件的方法及相关系统

摘要

一种存储器件包括衬底中的相邻隔离层之间的衬底上的第一浮栅电极，该第一浮栅电极的至少一部分在相邻隔离层的一部分上面突出；第二浮栅电极，在相邻隔离层的至少一个上，电连接到第一浮栅电极；该第一和第二浮栅电极上方的介电层；以及该介电层及第一和第二浮栅电极上方的控制栅。

说明书

技术领域

实施例涉及一种包括浮栅的非易失性半导体器件、制造非易失性半导体器件的方法及相关系统。更具体地说，实施例涉及一种包括薄浮栅的非易失性半导体器件、制造非易失性半导体器件的方法及相关系统。

背景技术

非易失性存储器的重要特点包括低成本、高集成度、低功耗、长保持时间和高速度。非易失性存储器件的一种类型是闪存，其可以是廉价的，且几乎不消耗电力，但也可以是缓慢的，以及具有差的保持力。此外，由于可以实现多小的单元结构的限制，当前闪存的集成度可能被约束。特别，因为单元结构的浮栅被缩小，可能增加浮栅干扰，减小耦合比。

发明内容

因此实施例旨在一种非易失性存储器件、非易失性存储器件的制造方法及相关系统，该非易失性存储器件基本上克服由于相关技术的限制和缺点的一个或多个问题。

因此，本发明的实施例的特点是提供一种具有增加耦合比的存储器件。

因此，本发明的实施例的另一特点是提供一种利用浮置和栅电极增加接触面积的存储器件。

通过提供一种存储器件可以实现本发明的上述及其他特点和优点的至少一个，该存储器件包括：第一浮栅电极，位于衬底中的相邻隔离层之间的衬底上，该第一浮栅的至少一部分在相邻隔离层的一部分上面突出；第二浮栅电极，位于相邻隔离层的至少一个上面，电连接到第一浮栅电极；位于第一和第二浮栅电极上方的介电层；以及在该介电层及第一和第二浮栅电极上方的控制栅。

该存储器件可以是存储器阵列。该存储器阵列中的每个存储单元可以包括第一和第二浮栅电极的电极。第二浮栅电极只能在其侧壁接触第一浮栅电极。绝缘层可以邻近第二浮栅电极并位于相邻隔离层上。

该绝缘层可以在第二浮栅电极上面突出。该绝缘层的上表面和第二浮栅电极的上表面基本上相齐。该隔离层可以包括邻近第二浮栅电极的突出，其在第二浮栅电极上面突出。该突出可以是非平坦的。

在远离第一浮栅的方向上，第二浮栅电极的厚度可以减小。第一和第二浮栅电极由不同的材料制成。第二浮栅电极可以包括未掺杂的多晶硅。第二浮栅电极可以在第一浮栅电极上面突出。第二浮栅电极的上表面和第一浮栅电极的上表面可以基本上相齐。第一和第二浮栅电极的高度可以基本上同延。第一浮栅可以在第二浮栅电极上面突出。第一浮栅电极的整体可以在隔离层上面。

通过提供一种系统可以实现上述及其他特点和优点的至少一个，该系统包括用于处理数据的处理器，以及电耦合到该处理器并适用于提供数据到该处理器的存储器件，该存储器件包括：衬底中的相邻隔离层之间的衬底上的第一浮栅电极，第一浮栅电极的至少一部分在相邻隔离层上面突出；第二浮栅电极，其位于相邻隔离层的至少一个上，并电连接到第一浮栅电极；位于第一和第二浮栅电极上方的介电层；以及在该介电层及第一和第二浮栅电极上方的控制栅。

通过提供一种形成存储器件的方法，可以实现本发明的上述及其他特点和优点的至少一个，该方法包括：在衬底中的相邻隔离层之间的衬底上形成第一浮栅电极，第一浮栅电极的至少一部分在相邻隔离层上面突出；形成第二浮栅电极，在相邻隔离层的至少一个上，电连接到第一浮栅电极；在第一和第二浮栅电极上方形成介电层；以及在该介电层及第一和第二浮栅电极上方形成控制栅。

形成第一浮栅可以包括，在衬底上形成第一浮栅层和在该第一浮栅层上形成图样(patterning)。在第一浮栅层上形成图样可以包括，在第一浮栅层上形成掩模层，其中在第一浮栅层上形成图样导致第一浮栅和掩模的层叠结构。该方法还可以包括在邻近层叠结构的衬底中形成沟槽并用绝缘材料填充该沟槽。该方法还可以包括除去该绝缘材料，以低于第一浮栅的上表面。该方法还可以包括在绝缘材料上面突出的层叠结构上形成栅间隔物。

该方法还可以包括除去部分栅间隔物层，以形成第二浮栅。除去部分栅间隔物可以包括，使第二浮栅的上表面在第一浮栅的上表面之上。除去部分栅间隔物可以包括，使第二浮栅的上表面在第一浮栅的上表面之下。除去部分栅间隔物可以包括，使第二浮栅的上表面与第一浮栅的上表面基本上相齐。

该方法还可以包括在邻近栅间隔物处形成绝缘层。

该方法还可以包括除去部分绝缘层。除去部分绝缘层可以包括，使绝缘层的上表面在第二浮栅的上表面之上。除去部分绝缘层可以包括，使绝缘层的上表面在第一浮栅的上表面之下。除去部分绝缘层可以包括，使绝缘层的上表面与第二浮栅的上表面基本上相齐。除去该绝缘材料包括除去绝缘材料以低于第一浮栅的下表面。

用绝缘材料填充该沟槽可以包括，用第一绝缘材料部分地填充该沟槽和用第二绝缘材料完全地填充该沟槽。该方法还可以包括，使用去除工艺，除去第一绝缘材料，以低于第一浮栅的上表面，所述去除工艺对第一绝缘材料的去除率比第二绝缘材料更高。

附图说明

对所属领域的普通技术人员来说，通过参考附图对其优选示例性实施例的详细描述，将使本发明的上述及其他特点和优点变得更明显，其中：

图1A图示了根据第一实施例的存储器件的透视图；

图1B图示了图1A的存储器件的剖面图；

图2A至2L图示了根据实施例的图1A的存储器件的制造方法中的阶段的剖面图；

图3图示了根据实施例的存储器件的剖面图；

图4图示了根据实施例的存储器件的剖面图；

图5图示了根据实施例的存储器件的剖面图；

图6图示了根据实施例的存储器件的剖面图；

图7A至7C图示了根据实施例的图6的存储器件的制造方法中的阶段的剖面图；

图8图示了根据实施例的NAND闪存的示意图；

图9图示了根据实施例的NOR闪存的框图；

图10图示了与根据实施例的NOR闪存的行和列选择器相关的单元阵列组的示意图；

图11图示了与根据实施例的存储控制器联通的存储器的框图；

图12图示了根据实施例包括存储器和存储控制器的存储卡的框图；

图13图示了根据实施例包括存储器和存储控制器的另一存储卡的框图；

图14图示了根据实施例与主机联通的存储器的框图；

图15图示了根据实施例与主机联通的存储卡的框图；以及

图16图示了根据实施例包括中央处理单元和存储器的存储卡的框图。

具体实施方式

在此将2007年4月30日在韩国知识产权局申请的、名称为：“浮栅非易失性存储器件及其制作方法”(“Thin Floating Gate NonvolatileMemory Device and Method for Manufacturing the Same”)的韩国专利申请No.10-2007-42051全部引入供参考。

现在将参考附图更完全地描述实施例。但是，它们可以以多种不同的形式体现，不应该被认为限于在此阐述的实施例。相反，提供这些实施例是为了使本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。

浮栅存储器结构可以等效于在控制栅电极和衬底之间串联连接的两个电容器。第一电容器可以具有电容量Cipd，例如，在控制栅电极和浮栅电极之间。第二电容器可以具有电容量Ctun，例如，在浮栅电极和衬底之间。电容量与相对电极之间的薄膜的介电常数和相对电极的面积成正比，与相对电极之间的距离成反比。

写电位Vwg被施加到控制栅电极时的浮栅电极的电位Vfg可以根据两个电容器之间的耦合比Cr来决定。该耦合比Cr可以被如下定义：

Cr＝Cipd/(Cipd+Ctun)

因此，为了增加耦合比Cr，仅仅需要电容量Cipd相对于电容量Ctun尽可能大。该增加的耦合比Cr可以允许施加到控制栅电极的写电位被减小。

实施例可以提供一种具有增强的耦合比CR的存储器件，其中可以通过增加在浮置和栅控制电极之间的层，与浮置和控制栅电极的接触面积，来增加电容量Cipd。

图1A和1B分别图示了根据实施例的存储器件的透视图和剖面图。

该存储器件可以包括在其中具有沟槽112的衬底100。沟槽112可以用隔离层114a填充。隧道氧化层102可以在衬底100的上表面上。浮栅电极122可以包括第一浮栅电极104和第二浮栅电极120。第一绝缘层118b可以在相邻的浮栅电极之间和在隔离层114a上。高介电层124，例如，多晶硅层间介电(IPD)层可以在浮栅电极122和第一绝缘层118b上。控制栅电极126可以在IPD层124上和在浮栅电极122上方。

由于与IPD层124相关的电容量Cipd可以显著地大于与隧道氧化层102相关的电容量Ctun，因此该浮栅结构可以提供高耦合比Cr。具体，如图1A和1B中可以看到，IPD层124可以采用高介电常数层，并且具有与浮栅电极122增加了的接触面积。此外，在浮栅电极122上面突出的第一绝缘层118b可以卷绕IPD层，因此可以增加控制栅电极126和IPD层124的接触面积。

图2A至2L图示了根据实施例的图1A的存储器件的制造方法中的阶段的剖面图。

如图2A所示，在衬底100上可以顺序地形成隧道氧化层102、第一浮栅层104、第一氧化物层106、第一氮化物层108和第二氧化物层110。第一氧化物层106、第一氮化物层108和第二氧化物层110可以形成硬掩模层。该硬掩模层可以使用抗蚀剂作为掩模(未示出)来形成图样。然后该硬掩模图样可以用来形成第一浮栅层104、隧道氧化层102和沟槽112。

衬底100可以是硅。隧道氧化层102可以是薄的，例如，约小于第一浮栅层104可以包括多晶硅。氮化层108可以是氮化硅。

如图2B所示，在衬底100中可以形成沟槽112，例如，使用浅沟槽隔离工艺。如图2C所示，沟槽112可以用绝缘材料114填充，例如，使用化学气相沉积(CVD)，以及可以被平整，例如，使用化学机械抛光(CMP)。该平整也可以除去第二氧化物层110，利用第一氮化物层108作为停止层。

如图2D所示，剩下的绝缘材料114的上部可以被进一步除去，例如，通过湿法刻蚀。去除停止点可以高于第一氧化物层106的上表面。如果去除停止点低于第一氧化物层106，那么第一氧化物层106可以被同时除去，例如，如果该刻蚀未被充分地选择。

如图2E所示，可以使用，例如，干法刻蚀工艺除去剩余隔离层114的更多上部，该干法刻蚀工艺不影响第一氮化物图形108、第一氧化物图样106或第一浮栅电极104。该去除停止点可以高于隧道氧化层102且低于第一浮栅电极104的上表面，例如，可以高于第一浮栅电极104的半高度。

如图2F所示，栅间隔物116可以通过例如，CVD和回蚀工艺来形成。因此栅间隔物116的厚度可以被容易地控制。栅间隔物116可以被进一步处理，以形成第二浮栅120，如下所述。越厚的栅间隔物116可以增加耦合比Cr。

如图2G所示，第一绝缘材料118可以通过例如，CVD和CMP来提供。可以通过例如湿法刻蚀除去第一绝缘材料118的上部，如图2H所示，留下第一隔离层118a。该去除停止点可以高于第一氧化物层106。第一氮化物层108可以通过例如湿法刻蚀来除去，使用不同于去除第一绝缘材料118的上部的蚀刻剂，如图2I所示。

然后，可以通过例如，湿法或干法刻蚀，部分地除去栅间隔物116，以形成第二浮栅电极120，如图2J所示。第二浮栅电极120可以包括多晶硅、钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)。该去除停止点可以通过时间来控制。通过控制该去除停止点，第二浮栅电极120可以具有低于、高于或与第一浮栅电极104相同的高度。

然后可以通过例如湿法刻蚀除去第一氧化物层106。第一绝缘层118a也可以被部分地除去，以形成第一绝缘层118b，如图2K所示。因此，绝缘层118b可以具有高于、低于或与T形浮栅电极122相齐的高度。

如图2L所示，可以通过例如CVD工艺，在浮栅122和第一绝缘层118b上顺序地形成IPD层124和控制栅126。IPD层124可以包括，例如，Al₂O₃或Hf₂O₃。控制栅126可以是，例如，多晶硅或金属，例如，W或Ti。

在图3中图示了另一实施例，其中浮栅电极132包括具有相同高度的第一浮栅电极134和第二浮栅电极130。隧道氧化层102的上表面可以与隔离层114a的上表面相齐。此外，与IPD层124相关的电容量可以大于与隧道氧化层102相关的电容量。

在图4中图示了另一实施例，其中浮栅电极142可以包括高于第二浮栅150的第一浮栅144。第一绝缘层118b′可以具有与第二浮栅150相同的高度，例如，可以低于第一浮栅144。与IPD层124接触的电极面积可以大于隧道氧化层102的电极面积。

在图5中图示了另一实施例，其中浮栅电极152包括高于第一浮栅电极104的第二浮栅电极160。第一绝缘层118b′可以具有与第二浮栅电极160相同的高度，且可以高于第一浮栅电极104。与IPD层124接触的电极面积可以大于隧道氧化层102的电极面积。

在图6中图示了另一实施例，其中沟槽112可以用多个隔离层填充，以及形成隔离层145的多个隔离层140a，142a的上表面可以是不平坦的。随后，浮栅电极162可以包括第一浮栅104和第二浮栅170，第二浮栅170可以跟随多个隔离层140a，142a的上表面的最终轮廓。此外，第一绝缘层118b″可以仅仅在隔离层145的最高点上，即，在第二隔离层142a上。

根据该实施例的存储器件的形成方法可以包括图2A和2B所示的阶段。然后，在形成沟槽112之后，可以如图7A所示地进行该方法，其中可以用第一隔离层140和第二隔离层142填充沟槽112，例如，通过CVD和CMP工艺，以形成隔离层143。在其中隔离层143和第二氧化物层110的顶部被除去的CMP工艺过程中，第一氮化物层108可以用作刻蚀停止层。

然后，可以通过工艺，例如，干法刻蚀工艺，进一步有区别地除去隔离层143的剩余上部，该工艺对于第一隔离层140的材料具有比第二隔离层142的材料更快的去除率。相刻蚀停止点可以高于隧道氧化层和低于第一浮栅122的上部。因此，可以形成具有非平坦上部的隔离层145，如图7B所示。

然后，当在具有非平坦上表面的隔离层145上形成第二浮栅电极170时，第二浮栅电极170的形状将跟随隔离层145的非平坦上表面的轮廓，如图7C所示。因此，根据该实施例的第二浮栅电极170可以具有较小的面对相邻存储器件的表面面积，这可以减少干扰，而保持与隧道氧化层102相比较的、用于IPD层124的增加的电极接触面积。

尽管上述实施例假定在沟槽之前形成栅叠层，但是可以在形成栅叠层之前形成沟槽并用绝缘材料填充。因此，沟槽中的绝缘材料可以与绝缘材料形成一体。

实际应用

根据上述实施例的存储器件可以用于各种布局，例如，用于NAND闪存器件或NOR闪存器件。

在图8中图示了NAND闪存的示意图。如其中所示，NAND闪存300可以包括存储单元阵列，该存储单元阵列包括对应于各个位线BL0至BLn的多个单元串(或NAND串)。每个单元串可以包括作为第一选择晶体管的串选择晶体管ST1、作为第二选择晶体管的接地选择晶体管ST2和多个存储单元M1至Mm，所述存储单元可以根据任意上述实施例来配置，串联连接在选择晶体管ST1和ST2之间。串选择晶体管ST1可以具有连接到相应位线的漏极和连接到串选择线SSL的栅极。接地选择晶体管ST2可以具有连接到源极列选择线CSL的源极和连接到接地选择线GSL的栅极。存储单元M1至Mm可以被串联连接到串选择晶体管ST1的源极和接地选择晶体管ST2的漏极。存储单元M1至Mm可以被连接到各个字线WL1至WLm。字线WL1至WLm、串选择线SSL和接地选择线GSL可以被连接到控制/解码器电路340。

在图9中图示了相关的NOR闪存器件400的实施例的框图。参考图9，NOR闪存器件400可以包括单元阵列410、输入缓冲器420、编程驱动器430、行选择器440、列选择器450、故障探测器460以及控制器470。NOR闪存400可以接收来自主机(未示出)的命令信号CMD、地址信号ADD、数据DQi和高电压VPP。

单元阵列410可以包括多个组BK1至BKn。每一组可以包括多个分区SC1至SCm，每个分区作为一个擦除单元。每一分区可以包括耦合到多个字线和位线的多个存储单元(未示出，但是可以根据任意以上实施例配置)。图9省略了输出线和输出电路，以便可以清楚地图示整个NOR闪存400。图9结合图10(图10比图9更详细地示出了多个组的一个及其分区)所属领域的技术人员将能够完全理解NOR闪存件400的操作需要的输出电路。

行选择器440可以响应于行地址XA选择一个字线。列选择器450可以响应于列地址YA选择n个位线，例如，对于每一组，十六个位线。现在将参考图10详细描述与单元阵列410、行选择器440以及列选择器450有关的结构和操作。

数据输入缓冲器420可以并行接收n位编程数据，等于组的数目。该程序数据可以以n位的单位存储在输入缓冲器420的单元缓冲器IB1至IBn中。该单位缓冲器IB1至IBn也可以在数据锁存信号DLj(j＝1-n)的控制下可操作。例如，如果DL1是高的，那么第一单位缓冲器IB1可以并行接收n个数据位。该接收的数据可以被保持在第一单位缓冲器中一段时间。当编程选择信号PSEL是高电平时，数据输入缓冲器420可以同时转储缓冲器IB1至IBn中保持的数据至编程驱动器430。

控制器470可以施加编程选择信号PSEL和数据锁存信号DLj到数据输入缓冲器420。在控制器470的调整之下，数据输入缓冲器420可以交替地或顺序地以n位的单位，即，组的数目，或更低的数目，接收编程数据。

编程驱动器430可以响应于数据输入缓冲器420中存储的编程数据包DB1i至DBni(i＝1-16)同时施加编程电压到在位线包BL1i至BLni(i＝1-n)当中的被选择位线。编程驱动器430可以包括对应于单位缓冲器IB1至Ibn的单位驱动器PD1至PDn。编程驱动器430可以被提供以来自外部电源的高电压VPP，其大于(内部)电源电压。

故障探测器460可以检测单元阵列410中存储的数据并通过将检测数据与数据输入缓冲器420中存储的编程数据相比较来探测编程故障。故障探测器460可以被单元阵列410的所有组共享。

图10图示了第一组BK1的电路图样作为与行和列选择器以及外围设备相关的例子(图9所示)。行选择器440可以包括多个行解码器RD1至RDm，并且列选择器450可以包括多个列解码器CD1至CDm。行和列解码器对对应于每个分区SC1至SCm。列选择器450还可以包括对应于第一组BK1布置的全局列解码器GCD1。

参考图10，第一分区SC1可以被耦合到行解码器RD1(用于驱动分配给被选择的存储单元的字线)和列解码器(用于选择分配给全局位线(例如，GBL1)的位线BL1至BLk)。全局位线可以包括n个位线，这里十六个，以便每个全局位线GBL1至GBL16可以通过每个分区中的它们的相应列栅极晶体管，与位线BL1至BLk连接(优选相对于全局位线，可命名为局部位线)。列栅极晶体管可以被对应于其的列解码器控制。其他分区可以包括与第一分区SC1相同的相应连接。

全局位线GBL1至GBL16可以经由被全局列解码器GCD1控制的选择晶体管G1至G16，从由编程驱动器430提供的位线包BL1i至BLni之一(例如，BL1i)引出。结果，存储单元阵列410可以具有分级结构，每个局部位线沿列被连接到存储单元，以及每个全局位线被连接到一组局部位线。

在下面的图11至16中，将说明存储器510的不同用途。应当理解，上述任意实施例可以被用于存储器510。

图11图示了与配置为管理数据流动到存储器510和从存储器510流出数据的存储控制器520联通的存储器510的框图。图12图示了其上可以集成存储器510和存储控制器520的存储卡530。

图13图示了其上集成存储器510、存储控制器520、电子数据收集器(EDC)610、接口630和显示元件620的存储卡600的框图。显示元件620可以规定其中从EDC 610输出的数据被格式化用于显示在接口630上的具体方式。

图14图示了直接与主机通信的存储器510的框图。图15图示了其中存储卡530上的存储控制器520在存储器510和主机700之间的框图。图16图示了其上集成中央处理单元810和存储器510的存储卡800。

如在此描述，当一个层或元件被称为在另一层或衬底“上”时，它可以直接在其它层或衬底上，或也可以存在插入层。当一个层被称为在另一层下面时，它可以直接在下面，也可以存在一个或多个插入层。当一个层被称为在两个层“之间”时，它可以是两个层之间的唯一层，或也可以存在一个或多个插入层。当一个元件或层被称为“连接”或“耦合”到另一个元件或层时，它可以被直接连接或耦合到其它元件或层，或可以存在插入元件或层。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件或层时，不存在插入元件或层。

在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。此外，尽管在此可以使用术语如“第一”、“第二”、“第三”等来描述各个元件、部件、区域、层和/或分区，但是这些元件、部件、区域、层和/或分区不应该受这些术语限制。这些术语仅仅是用来将一个元件、部件、区域、层或分区与其它元件、部件、区域、层和/或分区相区分。因此，在不脱离在此描述的实施例的教导的条件下，下面论述的第一元件、部件、区域、层和/或分区可以被称为第二元件、部件、区域、层和/或分区。

为了便于描述一个元件或特征与图中所示的其它元件或特征的关系，在此可以使用空间相对术语，如“在...底下”、“在...下面”、“低于”、“在...上面”、“上”等。应当理解，该空间相对术语是用来包括除图中描绘的取向之外的使用或工作中器件的不同取向。例如，如果图中的器件被反转，那么描述为在其他元件或特征“下面”或“底下”的元件于是将定向在其他元件或特征“上面”。因此，示例性术语“在...下面”可以包括上面和下面的取向。该器件可以被另外定向(旋转90度或以其他取向)，由此解释在此使用的空间相对描述符。

如在此使用的单数形式“一个”，“一种”和“该”，同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，术语“包括”、“包括着”、″包含″、″包含着″说明陈述的部件、整体、步骤、操作、元件、部件等的存在，但是不排除一个或多个其他部件、整体、步骤、操作、元件、部件、组的存在或增加。

在此参考截面图描述了例子实施例，该截面图是理想化例子实施例和/或中间结构的示意图。因而，可以预想由于图例形状引起的变化例如由制造工艺和/或容差引起的变化。因此，在此描述的例子实施例不应该被解释为限于在此所示的区域的特定形状(除非在此清楚地限定)而是包括例如由制造导致的形状偏差。例如，图示为矩形的注入区可以具有圆滑的或弯曲的特点，和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入发生的掩埋区可能导致该掩埋区和通过其进行注入的表面之间的区域中发生某些注入。因此，图中所示的区域本质上是示意性的，且它们的形状不可能图示器件区域的实际形状，以及不打算限制本发明的范围为所示的精确形状。

除非另外限定，在此使用的所有术语，包括技术和科学术语，具有与本发明所属技术领域的普通技术人员通常理解相同意思。还应当理解，如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思，而不是理想化或过度地形式感知，除非在此清楚地定义。

在此已经公开了例子实施例，尽管采用了具体术语，但是它们仅仅被使用以及一般和描述性地解释，而不是为了限制。由此，所属领域的普通技术人员应当明白，在不脱离下面的权利要求所阐述的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。