一种双环路频率综合器及其粗调环路的调谐方法

摘要

本发明公开了一种双环路频率综合器及其粗调环路的调谐方法，属于无线收发机中的频率综合器技术领域。该频率综合器由粗调环路和细调环路组成，其中，粗调环路由分频频率计数器、参考频率计数器、移位器、比较器和有限状态机组成，分频频率计数器的输入端和细调环路的压控振荡器的分频信号Fdiv相连，所述移位器与分频频率计数器或参考频率计数器连接，用于将分频频率计数器或参考频率计数器的计数值左移n位，分频频率计数器和参考频率计数器的计数值分别输出给比较器，比较器的比较结果作为有限状态机的输入。本发明与传统结构相比，既缩小了粗调谐所需时间，又可以根据需要获得较高的调谐精度。

说明书

技术领域

本发明是关于无线收发机中的频率综合器，具体涉及一种双环路频率综合器及其粗调环路的调谐方法。

背景技术

频率综合器(简称频综)是用于获得一系列具有高稳定度和高精度频率的装置，是无线收发机中的关键模块，为收发机信道选择提供本振信号，输入到混频器的本振端，以实现上下变频。常见的频率综合器包括：锁相式(PLL)频率综合器和直接数字频率综合器。由于锁相式频率综合器具有低成本和高性能的优点，特别适合产生具有精确频率的时钟信号和高频载波信号，因此，广泛应用在数字移动通讯设备、高速数字系统和高精度控制系统中。

图1为传统锁相式频率综合器的结构示意图。传统锁相式频率综合器由分频器、鉴相鉴频器、电荷泵、环路滤波器和压控振荡器(VCO)组成锁相环路。其中，VCO的输出频率经过分频器得到分频频率，鉴相鉴频器比较参考频率和分频频率之间的频率和相位差别，然后输出一定宽度的脉冲信号(该脉冲信号与频率大小和相位差别成比例)；电荷泵把该脉冲信号转换为电流，最后通过环路滤波器进行低通滤波，产生平滑的电压信号；该电压信号控制VCO使其输出相应的频率信号，该频率信号同时也是整个锁相环最终的输出频率。当整个负反馈环路处于锁定状态时，VCO的输出频率等于参考频率和分频器分频值的乘积，通过调整分频器的分频值，可以调整VCO的输出频率，从而获得一系列频率。

一般采用容抗管作为频率调谐元件的VCO最大仅能达到20％左右的频率调谐范围，在宽频带或者多频带的应用中，这样的频率调谐范围可能不够。而且频率调谐范围如果太宽，在控制电压取值范围一定的条件下，VCO的增益会很高，使得VCO对控制线上的干扰非常敏感。随着电源电压的降低，这个问题会更加严重。为了解决这个问题，人们提出了数字调谐技术。采用开关电容阵列可以实现分立的频率变化，实现频率的粗调谐，而频率的精细变化则是由电容量可以连续变化的容抗管来实现的。将数字调谐技术(频率粗调)和模拟调谐技术(频率细调)相结合，可以实现很宽的频率调谐范围。因此在传统的基于单环路频率综合器的基础上发展出一类双环路频率综合器。双环路频率综合器一般包括粗调和细调两个环路，粗调环路对开关电容阵列进行快速搜索，细调环路则通过负反馈对频率进行精确锁定。

目前双环路频率综合器所采用的频率粗调模块一般有以下几种结构：

1)单频率计数比较方式：发明专利ZL02125270(公开号CN1388649C)提出了一种具有数字粗调谐环路的锁相环式频率综合器，其粗调谐环路的实现结构如图2所示，其中包括：可编程计数器、脉冲吞吐计数器、频率比较模块和粗调谐控制模块。上述的频率综合器开始正常工作时，首先启动粗调谐环路，对参考频率进行计数，当计数到某个预设值时，采样分频频率，根据采样值电平的高低判定分频频率(Fdiv)与参考频率(Fref)之间的大小关系，然后根据比较结果决定数字控制信号如何跳变。

上述双环路频率综合器采用全数字方式进行频率粗调，简化了实现复杂度。尽管这种粗调环路可以比较出分频频率(Fdiv)与参考频率(Fref)之间的快慢，却难以区分两者之间快和慢的程度，也就是说无法设置合理的比较容限。即使分频频率和参考频率非常接近，如果两个信号的初始时刻没有保持同步，该粗调环路仍然无法判定两者相等。因此这种粗调谐结构对两个频率信号在初始时刻的同步性要求很高。

发明专利200510086226(公开号CN1731681A)提出了另一种具有数字粗调谐环路的锁相式频率综合器，其粗调谐环路的实现结构如图3所示，包括依次连接的计数比较器、逐次逼近寄存器和压控振荡器(VCO)，而且计数比较器的输入端和VCO输出端直接相连。与发明专利ZL02125270相同的是，都是仅对一种频率进行计数，前者仅对参考频率进行计数，而该专利只对VCO输出频率进行计数。不同点在于，该专利直接对VCO输出频率进行计数，不仅大大缩短了锁定时间，而且对参考频率的高低也没有要求。但是在VCO输出频率很高(例如6GHz)的情况下，由于受到数字电路工作频率的限制，粗调环路的计数比较器很难维持正常工作，而且高速数字电路必然导致整个频率综合器功耗的大幅增加。

2)双频率计数比较方式：文献“CMOS PLL Calibration Techniques”，(Adem Aktas andMohammedIsmail，IEEE circuits&devices magazine，vol.4，pp.6-11，SEPTEMBER/OCTOBER2004)中提出了带有数字自适应频率校准电路的锁相式频率综合器，如图4所示。粗调环路部分由频率比较模块(Frequency detector)和控制逻辑(State machine)组成。在频率比较模块中，参考频率R和分频频率V分别由两个计数器模块进行计数，当其中一个计数器达到预设计数值后停止计数，根据它们的计数结果判定R和V的频率大小关系，进而判断VCO频率是偏高还是偏低，从而由粗调控制电路对数字控制信号做出及时调整。

这种结构可以方便地设定频率比较容限，但是在参考频率很低的情况下，粗调环路所需的时间过长，从而增加了频率综合器的整个锁定时间。而且，这种结构没有解决参考频率R和分频频率V在计数起始阶段的同步问题，会带来计数的同步误差，影响最后的粗调精度。

综上所述，现有双环路频率综合器所采用的粗调环路无法同时满足频率精度、粗调时间、同步误差和功耗等多种要求。

发明内容

本发明克服了现有技术中的不足，提供了一种双环路频率综合器，该结构既可大大缩小了粗调谐所需时间，又可以根据需要获得较高的调谐精度。

本发明的另一目的在于，提供一种与上述结构相对应的调谐方法。

本发明的技术方案是：

一种双环路频率综合器，由粗调环路和细调环路组成，其中，细调环路包括依次连接的分频器、鉴相鉴频器、电荷泵、环路滤波器和压控振荡器，其中分频器的输入端和压控振荡器的输出端相连，其特征在于，粗调环路由分频频率计数器、参考频率计数器、移位器、比较器和有限状态机组成，分频频率计数器的输入端和上述细调环路的压控振荡器的分频信号Fdiv相连，所述移位器与所述分频频率计数器连接，用于将上述分频频率计数器的计数值左移n位，分频频率计数器和参考频率计数器的计数值分别输出给比较器，比较器的比较结果作为有限状态机的输入。

一种双环路频率综合器，由粗调环路和细调环路组成，其中，细调环路包括依次连接的分频器、鉴相鉴频器、电荷泵、环路滤波器和压控振荡器，其中分频器的输入端和压控振荡器的输出端相连，其特征在于，粗调环路由分频频率计数器、参考频率计数器、移位器、比较器和有限状态机组成，分频频率计数器的输入端和上述细调环路的压控振荡器的分频信号Fdiv相连，所述移位器与所述参考频率计数器连接，用于将上述参考频率计数器的计数值左移n位，分频频率计数器和参考频率计数器的计数值分别输出给比较器，比较器的比较结果作为有限状态机的输入。

上述参考频率计数器和分频频率计数器之间有握手信号。

一种双环路频率综合器的粗调环路调谐方法，其步骤包括：

1)设定参考频率计数器的输入频率是上述细调环路的鉴频鉴相器输入参考频率Fref的2ⁿ倍，n为正整数；

2)当分频频率计数器计数开始后，分频频率计数器向参考频率计数器发出握手信号，控制参考频率计数器的起始计数；

3)移位器将分频频率计数器的计数值左移n位，使新计数值变为原来计数值的2ⁿ倍；

4)比较器将分频频率计数器和参考频率计数器的计数值进行比较，得到参考频率和分频频率的大小关系；

5)有限状态机根据比较器输出的参考频率和分频频率的大小关系，确定数字控制信号，改变压控振荡器的输出频率；

6)重复上述步骤2)、3)、4)和5)，直至有限状态机达到最佳的数字控制字或者所有的数字控制字搜索完毕，给出粗调完成信号。

一种双环路频率综合器的粗调环路调谐方法，其步骤包括：

1)设定参考频率计数器的输入频率是上述细调环路的鉴频鉴相器输入参考频率Fref的2ⁿ倍，n为负整数；

2)当参考频率计数器计数开始后，参考频率计数器向分频频率计数器发出握手信号，控制分频频率计数器的起始计数；

3)移位器将参考频率计数器的计数值左移n位计数，该计数的值为原来计数值的2ⁿ倍；

4)比较器将分频频率计数器和参考频率计数器的计数值进行比较，得到参考频率和分频频率的大小关系；

5)有限状态机根据比较器输出的参考频率和分频频率的大小关系，确定数字控制信号，改变压控振荡器的输出频率；

6)重复上述步骤2)、3)、4)和5)，直至有限状态机达到最佳的数字控制字或者所有的数字控制字搜索完毕，给出粗调完成信号。

所述有限状态机采用逐次二分法确定数字控制信号。

与现有技术相比，本发明的有益效果是：

首先，本发明分别对参考频率和分频频率的脉冲进行计数，以较慢的频率为计数基准，计数值越大，计数精度越高。但是由于细调环路参考频率很低，为了获得较大计数值必然需要很长的计数时间，从而导致粗调时间过长。在以分频频率为计数基准的情况下，参考频率越高，计数值就越大，计数精度也就越高。因此，本发明的粗调环路中采用了较高的参考频率，并且通过对粗调参考频率(Fref的2ⁿ倍)进行2ⁿ分频就可以得到细调环路的参考频率Fref，不需要增加额外的参考信号源。当n为负整数时情况相反，通过对细调环路的参考频率Fref进行2ⁿ分频，就可以得到较慢的粗调参考频率CKR，以CKR为计数基准对较快的分频频率进行计数，同样可以获得较大的计数值。

附图说明

图1是传统锁相式频率综合器的结构示意图；

图2是发明专利ZL02125270中粗调谐环路的实现结构图；

图3是发明专利200510086226中粗调谐环路的实现结构图；

图4是带有数字自适应频率校准电路的频率综合器中粗调谐环路的实现结构图；

图5是本发明中双环路频率综合器的结构示意图；

图6是本发明中粗调谐环路的实现结构图(n为正整数)；

图7是本发明中粗调谐环路的实现结构图(n为负整数)；

图8为本发明所采用的二分查找法的示意图；

图9为本发明最佳实施例的仿真结果中粗调控制信号的波形图；

图10为频谱分析仪测出的本发明最佳实施例的最终锁定频谱。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细描述：

本发明的双环路频率综合器结构如图5所示，其中，细调环路还是采用传统结构，由依次连接的分频器、鉴相鉴频器、电荷泵、环路滤波器和压控振荡器(VCO)组成，其中分频器的输入端和VCO的输出端相连，其与粗调环路一起共同组成了双环路频率综合器。本发明粗调环路内部的结构参见图6和图7。粗调环路由分频频率计数器(CNV)、参考频率计数器(CNR)、移位器、比较器和有限状态机(FSM)五个部分组成，其具体连接关系为：CNV的输入端和VCO的分频信号Fdiv相连，CNR的输入频率是鉴频鉴相器输入参考频率Fref的2ⁿ倍。当n为正整数时，CNV向CNR发出握手信号，控制CNR的起始计数，当计数结束时，移位器将CNV的计数值左移n位，使新计数值变为原来计数值的2ⁿ倍，CNR和CNV的计数值输出给比较器，比较器的比较结果作为FSM的输入，根据这些比较结果FSM进行状态跳转并输出相应的控制位；当n为负整数时，粗调环路结构发生一些变化，由CNR向CNV发出握手信号，控制CNV的起始计数，移位器将CNR的计数值左移n位，使新计数值变为原来计数值的2ⁿ倍，其余连接关系不变。

依据本发明，以n为正整数为例，本实施例的CNV包含一个计数器和少量控制逻辑，工作原理如下：当粗调谐过程启动时，CNV在分频信号上升沿到来时开始计数并累加计数值，在CNV开始计数时，它给CNR发出握手信号，CNR也开始对参考频率进行计数。当CNV计数到预设值时发出比较触发信号，比较器(比较器)把CNV计数值(左移n位)和CNR计数值进行比较，根据两者之差(DIFF)与比较阈值(Delta)的大小关系控制有限状态机的跳转。如果DIFF＞+Delta，说明当前VCO频率大于目标频率；如果DIFF＜-Delta，说明当前VCO频率小于目标频率；如果-Delta＜DIFF＜+Delta，说明目标频率在当前VCO的调频曲线上，粗调过程结束。通过调整CNV的计数预设值和Delta的取值可以控制粗调环路的时间和精度。

有限状态机(FSM)采用逐次二分法(如图8所示)确定各位数字信号。它的基本工作原理如下：先对最高位信号置1，其他信号置0，一个周期后查看比较结果(由比较器产生)。如果比较结果表明1太大，那么将最高位清零；否则最高位仍然置1。然后将次高位置1，并保持其他位不变，一个周期后查看比较结果，完成次高位的设置。依此类推，直到所有位都设置完。最后FSM保持各位的取值不变，并给出设置完毕的信号FINISH。

以5位控制信号为例说明本发明中粗调环路的调谐过程：假定粗调时VCO的调节范围是从最小频率Fmin到最大频率Fmax，其中Fmin对应的控制信号为11111，Fmax对应的控制信号为00000；目标频率是Ft，对应的控制信号为10011，则粗调谐过程将在5个比较周期内分5步完成如下：

第一步开始时，FSM将控制信号第一位试探性置1，其他位为0，即粗调控制信号为：10000，此时VCO的分频频率为F1，CNV用F1计数，CNR用参考频率(CKR)计数，比较器给出两者的比较结果，假定比较结果是F1与CKR之差(DIFF)大于正比较阈值，表明当前频率大于目标频率，FSM根据这一比较结果保持最高位不变，第一步结束；

第二步开始时，FSM把次高位试探性地设置为1，即控制位为11000，输出频率为F2，此时按照第一步的方法查看F2与CKR之差(DIFF)和比较阈值之间的大小关系，这里假定DIFF＜负比较阈值，表明当前频率小于目标频率，FSM把次高位取反，第二步结束；

第三步开始，FSM把第三位试探性地设置为1，即控制位为10100，输出频率为F3。此时按照第一步的方法查看F3与CKR之差(DIFF)和比较阈值之间的大小关系，假定DIFF＜负比较阈值，表明当前频率仍然小于目标频率，FSM把第三位取反，第三步结束；

第四步开始，FSM把第四位试探性地设置为1，即控制位为10010，输出频率为F4。比较器给出两者的比较结果，假定比较结果是F4与CKR之差(DIFF)大于正比较阈值，表明当前频率再次大于目标频率，FSM保持第四位不变，第四步结束；

第五步开始，FSM把第五位设置为1，即控制位为10011，输出频率为F5，同时发出粗调环路结束信号FINISH。

至此，粗调过程结束，各控制位的设置不变，VCO的输出频率已经很接近目标频率了。此时，断开粗调环路，开启细调环路，进入双环路频率综合器的细调锁定过程。

上述新型粗调环路的调谐方法可以通过以下最佳实施例实现。

在本实施例中，设定VCO的调节范围是850-1900MHz，目标频率是948MHz，FSM的控制信号为5位，设定850MHz频率对应的控制信号为11111，1900MHz频率对应的控制信号为00000。采用图6所示的新型粗调环路来实现本实施例的调谐方法，该双环路频率综合器的粗调谐过程将在5个比较周期内完成。为了确保本实施例正常工作，下面给出一组配置数据：n＝4，参考频率CKR＝16MHz，Fref＝1MHz，粗调环路工作过程中VCO连接的参考电平为0.9V。

第1个比较周期开始时，FSM将控制信号第一位试探性置1，其他位为0，即控制信号被设成10000，此时VCO的输出频率约为1409MHz(这里给出的所有频率值都是通过对本实施例测试得到的真实值)；

第1个周期结束时，经过计数比较，得到比较结果1409MHz＞948MHz，因此第2个周期开始，控制信号的第1位保持不变；同时第2位被试探性置1，即控制信号被设成11000，则VCO输出频率约为1036MHz；

第2个周期结束时，经过计数比较，得到比较结果1036MHz＞948MHz，因此第3个周期开始，控制信号的第2位保持不变；同时第3位被试探性置1，即控制信号被设成11100，VCO输出频率为931MHz；

第3个周期结束时，经过计数比较，得到比较结果931MHz＜948MHz，因此第4个周期开始，控制信号的第3位被取反置0；同时第4位被试探性置1，即控制信号被设成11010，对应输出频率为983MHz；

第4个周期结束时，经过计数比较，得到比较结果983MHz＞948MHz，

因此第5个周期开始，控制信号的第4位保持不变；同时第5位直接置1，控制信号被设成11011，对应输出频率为960MHz，与948MHz比较接近，粗调过程结束，FSM输出控制信号为11011，输出频率保持在960MHz不变。FSM同时输出粗调谐结束信号FINISH，关闭粗调环路，进入双环路频率综合器的细调过程。

本实施例中的双环路频率综合器经过了Cadence EDA工具的仿真验证以及流片后的测试验证。图9显示了仿真时所述粗调谐环路中控制信号的变化过程。图10是频谱分析仪测出的上述锁定过程最后的锁定频谱。

本发明与传统结构相比，既大大缩小了粗调谐所需时间，又可以根据需要获得较高的调谐精度。

以上通过详细实施例描述了本发明所提供的双环路频率综合器以及其粗调环路调谐方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明做一定的变形或修改。