具有提高的载流子迁移率的半导体结构及其制造方法

摘要

本发明提供了一种具有提高的载流子迁移率的半导体结构。该半导体结构包括具有不同结晶取向的至少两个平面表面的混合取向半导体衬底，以及位于不同结晶取向的平面表面的每个上的至少一个CMOS器件，其中每个CMOS器件具有应力沟道。本发明还提供了制造该半导体结构的方法。总体上说，本发明的方法包括以下步骤：提供具有不同结晶取向的至少两个平面表面的混合取向衬底，以及在不同结晶取向的所述平面表面的每个上形成至少一个CMOS器件，其中每个CMOS器件具有应力沟道。

说明书

技术领域

本发明涉及用于数字或模拟应用的高性能半导体器件，更具体地说，涉及互补金属氧化物半导体(CMOS)器件，该器件具有从应力和表面取向增强的迁移率。特别地，本发明提供位于混合取向衬底上的应力CMOS器件。

背景技术

在当前半导体技术中，如nFETs或pFETs的CMOS器件，典型地在如Si的具有单一结晶取向的半导体晶片上制造。特别地，绝大多数当今的半导体器件在具有(100)结晶取向的Si上制造。

众所周知，电子在(100)Si表面取向上具有高迁移率，而空穴在(110)表面取向上具有高迁移率。即，在(100)Si上的空穴迁移率的值比在此结晶取向上对应的电子迁移率的值低约2x-4x。为补偿此差异，pFETs典型地设计成具有较大的宽度，以平衡上拉电流和nFET的下拉电流，从而获得恒定的电流开关。不希望pFETs具有较大宽度，因为会占用大量芯片面积。

另一方面，在(110)Si上的空穴迁移率比在(100)Si上的高2x；从而，在(110)表面上形成的pFETs比在(100)表面上形成的pFETs表现出显著更高的驱动电流。不幸的是，在(110)Si表面上的电子迁移率比在(100)Si表面上的显著降低。

从以上可以推出，因为很好的空穴迁移率，(110)Si表面最适合用于pFET器件，然而此结晶取向完全不适合nFET器件。相反，(110)Si表面最适合用于nFET器件，因为该结晶取向有利于电子迁移率。

具有不同结晶取向的平面表面的混合取向衬底最近有所发展。参见，例如，2003年6月23日提交的美国专利申请序列号10/250,241和2003年10月29日提交的美国专利申请序列号10/696,634。另外，最近混合取向金属氧化物半导体场效应晶体管(MOSFETs)在90nm技术领域中显示出显著较高的电路性能。如上所述，可以通过在(100)表面上设置nFET并在(110)表面上设置pFET分别最优化电子迁移率和空穴迁移率。

虽然具有不同结晶取向的平面表面的混合取向衬底可以提高载流子迁移率，仍需要进一步改进以在器件按比例缩小时保持性能指标。

另一种增强载流子迁移率的方法是将应力引入MOSFET的沟道中。可以通过几种方法将应力引入单一结晶取向衬底中，例如在衬底顶部和栅极区域周围形成应力产生层。虽然应力产生层可以用作增强载流子迁移率的方法，仍需要进一步改进。

考虑到用于提高载流子迁移率的当前技术具有上述缺点，仍需要提供一种技术，其能够利用混合取向衬底或应力产生层增强载流子迁移率而不具有上述缺点。

发明内容

本发明提供的半导体结构包括在混合取向衬底上的应力沟道(包括单轴和/或双轴应变沟道)，其中组合技术提供了载流子迁移率的协同提高，以及制造发明的半导体结构的方法。

概括地说，本发明的半导体结构包括具有不同结晶取向的至少两个平面表面的混合取向半导体衬底，以及位于不同结晶取向的平面表面的每个上的至少一个CMOS器件，其中每个CMOS器件具有应力沟道。

该应力沟道可以具有来自衬底下面的缓冲层的双轴应变，它也可以具有来自嵌入应力‘阱’的单轴应力，它可以具有在栅极区域和衬底有效区域顶部的应力衬里，它可以包含来自栅极的存储应力的应力，它可以包含通过沟槽隔离区域或其任意组合产生的应力。

本发明的一些实施例包括：(1)在混合取向衬底上的应力阱：用于nFET的拉伸应力阱(嵌入SiC)和/或用于pFET的压缩应力阱(嵌入SiGe)；(2)在混合取向衬底上的应力衬里：用于nFET的拉伸应力衬里和/或用于pFET的压缩应力衬里；(3)在混合取向衬底上的应力衬里和应力阱；(4)在混合取向衬底上的双轴应变沟道：用于nFET的拉伸应变沟道和/或用于pFET的压缩应变沟道；(5)在混合取向衬底上的双轴应变沟道，具有应力衬里和/或应力阱；以及(6)在(1)-(5)中描述的任意结构中的应力隔离区域。

除了提供其中存在混合取向衬底和应力沟道的上述半导体结构外，本发明还提供了制造这样的结构的各种方法。概括地说，本发明的方法包括提供具有不同结晶取向的至少两个平面表面的混合取向衬底，并在不同结晶取向的平面表面的每个上形成至少一个CMOS器件，其中每个CMOS器件具有应力沟道。

附图说明

图1(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在nFET上的拉伸应力衬里和在pFET上的压缩应力衬里，所述nFET和pFET位于具有不同结晶取向的两个平面表面的混合取向衬底上。

图2(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在具有不同结晶取向的两个平面表面的混合取向衬底上的嵌入阱(用于nFET的SiC阱和用于pFET的SiGe阱)。

图3(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在具有不同结晶取向的两个平面表面的混合取向衬底上的双轴应力沟道。

图4(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在具有不同结晶取向的两个平面表面的混合取向衬底上的双轴应力沟道。

图5(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在具有不同结晶取向的两个平面表面的混合取向衬底上的双轴应力沟道。

图6(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在具有不同结晶取向的两个平面表面的混合取向衬底上的嵌入阱以及应力衬里。

图7(通过截面图)示出了根据本发明的一种可能的半导体结构，具有在具有不同结晶取向的两个平面表面的混合取向衬底上的嵌入阱以及应力衬里和应力隔离区域。

具体实施方式

本发明提供了包括在混合取向衬底上的应力沟道的半导体结构及其制造方法，下面将参考本申请的附图更加详细地描述本发明。应该注意，本申请提供的附图是用于说明目的，并因此没有按比例绘制。此外，在附图中，类似和/或对应的部分以类似的标号表示。

如上所述，本发明提供的半导体结构包括具有不同结晶取向的至少两个平面表面的混合取向衬底，以及至少一个CMOS，例如，场效应晶体管(FET)，位于不同结晶取向的每个平面表面上，其中每个CMOS具有一个应力沟道。图1-7示出了落入本发明范围内的半导体结构的不同例子。

其它落入落入本发明范围内的半导体结构，除了这些已经示出的之外，也可能并从而在本发明的预期内。

将首先描述在图1-7的每幅中示出的发明结构，接着对出现在结构中的不同材料进行讨论。在下面提供的材料讨论之后总体讨论如何制造本发明的半导体结构。

结构

首先参考图1中示出的半导体结构10，该结构包括具有不同结晶取向的两个平面表面(通过标号14A和14B标出)的混合取向衬底12。即，平面表面14A具有第一结晶取向且平面表面14B具有第二结晶取向，其中第一结晶取向不同于第二结晶取向。

图1中的结构10还包括一个位于第一平面表面14A上的FET 16A和一个位于第二平面表面14B上的FET 16B。每个FET包括至少一个栅极介质(分别是，18A和18B)、栅极电极(分别是，20A和20B)和至少一个侧壁隔离物22。可选地，每个FET的侧壁可以包括位于其上的钝化层24。

图1中示出的FETs位于混合取向衬底12上，并通过隔离区域26分离。每个FET还包括源极/漏极(S/D)延伸(分别是，28A和28B)和源极/漏极区域(分别是，30A和30B)。应力沟道(分别是，32A和32B)位于每个FET下面。在图1中示出的实施例中，通过在混合取向衬底12顶部和每个FET周围具有至少一个应力衬里(分别是，34A和34B)制造应力沟道。取决于FET的导电类型(即，p型或n型)，应力衬里34A和34B可以在拉伸应力下(适合于nFETs)，或压缩应力下(适合于pFETs)。

如所示，混合取向衬底12包括至少一个第一半导体材料12A和第二半导体材料12B。掩埋绝缘区域15可以可选地位于每个半导体材料之间。

可以从图1中示出的结构得到四种不同的实施例。在一个实施例中，提供一种A型结构，包括(110)SOI pFET和(100)体nFET。在第二个实施例中，提供一种B型结构，包括(100)SOI nFET和(110)体pFET。在第三个实施例中，提供一种C型结构，包括(100)SOI nFET和(110)SOI pFET。在第四个实施例中，提供一种D型结构，包括(100)体nFET和(110)体pFET。通过在FET 16B下面的混合取向衬底12中具有第二掩埋绝缘层提供C型结构。在任意这些实施例中，应力衬里可以包括单一材料，或多于一种，例如，两种，材料应力衬里。

图2示出了一种结构100，与图1中示出的相似，除了通过嵌入阱(38A和38B)替代应力衬里(分别是，32A和32B)形成应力沟道(分别是，34A和34B)。

嵌入阱(38A和38B)可以如图2中示出的一样一起使用或单独使用。四种不同的实施例可能具有图2中示出的结构，包括结构A，B，C和D，其中标号A，B和C的含义如上所述。

图3示出了本发明的另一种可能的结构200，该结构包括双轴应力沟道(32A和32B)，其中应力沟道是存在于每个FET下面的半导体材料的类型的结果。该应力沟道可以是拉伸应变半导体层，如第一半导体12A，或压缩应变半导体层40如第二半导体材料12B的上层。结构200描绘了在混合取向衬底(12)上的双轴应力沟道(32A和32B)。

图4仍示出了本发明的另一种可能的半导体结构300，该结构包括在混合取向衬底12上的双轴应力沟道(32A和32B)。结构300包括与图3中示出的结构相同的材料，除了在第二半导体材料12B上设置的驰豫半导体材料42。

图5仍示出了本发明的另一种可能的半导体结构400，该结构包括在混合取向衬底12上的双轴应力沟道(32A和32B)。结构400包括与图4中示出的结构相同的材料，除了在部分驰豫半导体材料42中存在第二掩埋绝缘层44。

图6示出了另一种可能的半导体结构500，该结构包括应力衬里(34A和34B)和在混合取向衬底12中提供应力沟道(32A和32B)的嵌入阱(38A和38B)。

图7示出了另一种可能的半导体结构600，该结构包括应力衬里(34A和34B)，以及在混合取向衬底12中提供应力沟道(32A和32B)的嵌入阱(38A和38B)和应力产生隔离区域46。

需要注意，可以形成结构A、B、C和D(如上定义的)用于图3-7中描绘的结构。

用于图1-7中示出的发明结构的材料组分

这一部分描述可以出现在本发明的结构中的各种材料。

每个发明结构都通用的是包括具有不同结晶取向的至少两个平面表面(14A和14B)的混合取向半导体衬底12。例如，第一平面表面14A可以具有(100)结晶取向，而第二平面表面14B可以具有(110)结晶取向。可选地，第一平面表面14A可以具有(110)结晶取向，而第二平面表面14B可以具有(100)表面。虽然其它米勒指数(主和次)也是可能的，但优选这里提到的两个，因为(110)表面为pFETs提供最佳的性能，而(100)表面为nFETs提供最佳的性能。

混合取向半导体衬底12典型地包括第一半导体材料12A和第二半导体材料12B。该第一半导体材料和第二半导体材料可以由相同的或不同的半导体材料构成。例如，第一半导体材料12A和第二半导体材料12B可以由Si，SiC，SiGeC，Ge，GaAs，InAs，InP，以及其它III/V或II/VI族化合物半导体构成。第二半导体材料12B(以及第一半导体材料12A)可以包括这些前述材料的组合，例如位于SiGe衬底上的Si。在附图中，半导体材料40和半导体材料42代表其中第二半导体材料12B包括半导体材料的组合。第二半导体材料12B(以及第一半导体材料12A)可以是应变层、无应变层或应变和无应变的组合层，例如，图4中所示，在驰豫SiGe上的应变Si。优选，构成混合取向衬底12的半导体材料是包含如Si、SiGe、SiGeC、SiC及其组合的含Si半导体。任意薄膜都可以是本征的或用例如但不仅限于B、As或P掺杂。

掩埋绝缘层15和可选的掩埋绝缘层44由相同或不同的绝缘材料构成，该绝缘材料包括例如结晶或非晶氧化物、氮化物或其任意组合。在一些实施例中，不存在掩埋绝缘层15。优选，掩埋绝缘层15和44由氧化物构成。应该注意到，虽然掩埋绝缘层15和44可以由相同的绝缘材料构成，但这两层通过不同的方法形成。典型地，掩埋绝缘层15在用于产生混合取向衬底12的层转移方法的初始阶段期间形成，而第二可选的掩埋绝缘层在后续方法步骤中通过如氧或氮离子注入形成。

除了混合取向衬底12，每个结构包括位于不同平面表面上的至少一个CMOS器件即FET。例如，FET 16A位于平面表面14A上，而FET 16B位于平面表面14B上。每个FET包括栅极介质(18A和18B)、栅极导体(20A和20B)和至少一个侧壁隔离物22。可选地，钝化层24存在于至少一个栅极导体的侧壁上。存在于每个FETs中的栅极介质(18A和18B)，可以包括相同或不同的绝缘材料。例如，栅极介质(18A和18B)可以由氧化物、氮化物、氧氮化物或包括多层的其任意组合构成。优选，栅极介质(18A和18B)由如SiO₂的氧化物构成。栅极导体(20A和20B)可以由相同或不同的导电材料构成，包括，例如多晶Si、SiGe、金属、金属合金、金属硅化物、金属氮化物或其包括多层的组合。当存在多层时，可以在导电层的每层间设置如TiN或TaN的扩散阻挡层(未示出)。如氧化物或氮化物的覆层(也未示出)，可以位于每个FETs的栅极导体上。存在的至少一个隔离物22典型地由氧化物、氮化物或氧氮化物包括其组合和多层构成。在存在钝化层24的实施例中，该层典型地由氧化物、氮化物或氧氮化物构成。

每个FET(16A和16B)还包括与栅极导体(20A和20B)一起限定沟道(32A和32B)的长度的S/D延伸(28A和28B)和S/D区域(30A和30B)。S/D延伸和S/D区域由第一和第二半导体材料构成，该材料通过离子注入和/或通过在外延生长期间就地掺杂掺有n型或p型杂质。S/D延伸在深度上典型地比S/D区域浅。

图1-6还示出了隔离区域26的存在，该隔离区域是典型地由如氧化物的至少一种沟槽介质材料构成的沟槽隔离区域。可选地，隔离区域26可以是由通过硅的局部氧化程产生的氧化物构成的场氧化物隔离区域。

在一些结构中，例如，参见图1、6和7中示出的结构，在混合取向衬底12的部分上示出应力衬里34A和34B和至少一个，优选两个FETs。应力衬里34A和34B可以包括单层或多层。

应力衬里34A和34B由任意的应力产生材料如氮化物或高密度等离子体(HDP)氧化物或其组合构成。应力衬里可以通过各种化学气相沉积(CVD)方法如低压CVD(LPCVD)，等离子体增强CVD(PECVD)，快速热CVD(RTCVD)或BTBAS基(C₈H₂₂N₂Si与氨反应)CVD，其中BTBAS是用于CVD应用的现代金属有机前体。随后的方法提供具有高应力的低温氮化物膜。应力产生材料可以在拉伸应力(典型地当FET是nFET时)或压缩应力(典型地当应力衬里在pFET上时)下。

优选，拉伸应变产生衬里包括如Si₃N₄的氮化物，其中选择沉积方法的方法条件以在沉积层中提供内在拉伸应变。例如，等离子体增强化学气相沉积(PECVD)可以提供具有内在拉伸应变的氮化物应力产生衬里。可以通过在沉积室内改变沉积条件以改变反应率来控制通过PECVD沉积的氮化物应力产生衬里的应力状态(拉伸或压缩)。具体，可以通过改变如SiH₄/N₂/He气体流速，压力，RF功率，和电极间隔的沉积条件设置沉积的氮化物应变产生衬里的应力状态。

在另一个例子中，快速热化学气相沉积(RTCVD)提供具有内部拉伸应变的氮化物拉伸应变产生衬里。可以通过改变沉积条件控制在通过RTCVD沉积的氮化物拉伸应变产生衬里中产生的内部拉伸应变的量。具体，氮化物应变产生衬里中的拉伸应变的量可以通过改变如前体组分，前体流速及温度的沉积条件设置。

在本发明的一些实施例中，例如，参见图2、6和7中示出的结构，存在嵌入阱(38A和38B)。嵌入阱可以单独存在(未示出)或组合存在(如图2、6和7中示出的)。嵌入阱(38A和38B)位于源极/漏极区域(30A和30B)中，它们典型地由包括纯Si或含C和/或Ge的Si的半导体材料构成。例如，嵌入阱可以由SiC或SiGe构成。典型地，含C阱用于nFETs，而含Ge阱用于pFETs。这些外延生长嵌入阱可以是本征的或者掺有如B，As或P。

图7示出了包括应力产生隔离区域46的结构。应力产生隔离区域46由如高应力HDP氧化物的沟槽介质构成。在一些实施例中，可以单独使用或与HDP氧化物结合使用沟槽填充材料，其中根据R.Arghavani等人在“Stress Management in Sub-90nm Transistor Architecture”，IEEETransactions on Electronic Devices，Vol.51，No.10，October 2004，pg.1740中描述的工序，通过O₃/原硅酸四乙酯(TEOS)基亚大气压CVD沉积沟槽填充材料，在此引入其内容作为参考。在前述文献中公开的工序提供了TEOS基介质材料。

方法

概括地说，本发明提供了用于形成图1-7中示出的结构的方法，包括以下步骤：提供具有不同结晶取向的至少两个平面表面的混合取向半导体衬底；以及在不同结晶取向的平面表面的每个上形成至少一个CMOS器件，例如FET，其中每个CMOS器件具有应力沟道。

本发明的第一步，即提供具有不同结晶取向的至少两个平面表面的混合取向半导体衬底，通过利用2003年6月23日提交的美国专利申请序列号10/250,241和2003年10月29日提交的美国专利申请序列号10/696,634(在此引用其整个内容作为参考)中描述的方法步骤获得。在这些公开专利中，使用接合或层转移方法提供一种结构，该结构包括第一半导体晶片和第二半导体晶片，第一半导体晶片包括具有第一结晶取向的第一半导体材料，第二半导体晶片具有不同于第一结晶取向的第二结晶取向的第二半导体材料。接合，即层转移典型地利用亲水接合获得，其中氧化物(或其它绝缘材料)通常设置在接合前的至少一个半导体晶片上。在一些实施例中，可以使用半导体到半导体的直接接合方法或疏水接合方法。

在初始层转移步骤后，使用选择性蚀刻方法暴露底部多数半导体材料，并且此后使用半导体再生长方法，形成与底部多数半导体晶片的晶体取向相同的半导体材料。在半导体材料的再生长期间，可以适当形成如层40和42的不同半导体材料。例如，可以形成包括上部区域的再生长半导体材料，所述上部区域包括如Si的应变半导体。可选地，在如应变Si的应变半导体层的形成后可以形成驰豫SiGe层作为再生长材料。

本发明此时可以形成隔离区域，包括应力产生隔离区域，利用本领域的技术人员熟知的方法，包括通过首先通过光刻和蚀刻在衬底内限定沟槽的沟槽隔离形成。在蚀刻步骤后，接着在沟槽中形成可选的沟槽介质衬里和沟槽介质。可选地，可以使用硅的局部氧化方法限定沟槽。

在提供包含不同结晶取向的至少两个平面表面的半导体衬底后，在混合取向衬底的有效区域上形成至少一个CMOS器件即FET。在有效区域上形成的FET取决于混合取向衬底的平面表面的晶体取向的类型。例如，在(110)取向的晶体表面内形成pFETs，而在(100)取向的晶体表面内形成nFETs。这些取向分别表示用于pFETs和nFETs的最佳取向。

利用任意能够形成FET的常规CMOS工艺形成FET。一种方法包括以下步骤：在混合取向衬底的平面表面的每个上形成包括栅极介质和栅极导体的叠层。栅极介质可以通过如氧化的热处理或通过常规沉积方法形成，如化学气相沉积(CVD)、等离子体增强CVD、蒸发、原子层沉积和其它类似的沉积方法。栅极导体通过沉积方法形成，如CVD、PECVD、溅射、镀覆、蒸发、原子层沉积等。当使用多晶Si或SiGe栅极时，导电材料可以就地掺杂，或沉积后通过离子注入掺杂。使用注入掩模和离子注入形成不同电导率的FETs。在形成叠层后，通过光刻和蚀刻构图至少栅极导体(和可选的栅极介质)。接着可以使用热处理形成钝化层。其后，通过离子注入和退火形成S/D延伸。接着通过沉积和蚀刻形成侧壁隔离物，且其后通过离子注入和退火形成S/D区域。用于激活S/D延伸的退火步骤可以省略，并可以在S/D区域的激活期间进行激活。

在其中存在应力衬里的情况下，在至少一个CMOS器件形成后通过沉积和蚀刻形成该应力衬里。可以使用的沉积方法的范例包括CVD、PECVD或RTCVD。蚀刻步骤包括在应力产生层的部分上提供构图的抗蚀剂，并接着蚀刻应力衬里的暴露部分。在使用双衬里(nFETs为拉伸而pFETs为压缩)情况下，在第一类型的FETs(如nFETs)上形成第一衬里，并在第二类型的FETs(如pFETs)上形成第二衬里前完全移除第二类型的FETs(如pFETs)上的第一衬里。接着从第一类型的FETs(如nFETs)移除第二衬里。

在其中形成嵌入阱的情况下，首先，在不同结晶取向的有效区域的每个上提供CMOS器件。下一步，通过蚀刻方法(RIE和/或湿法蚀刻)使混合取向衬底的暴露部分凹陷，优选在每个隔离物下面提供轻微的底切。也就是说，可以使用选择性各向异性或各向同性蚀刻方法移除部分混合取向衬底。各向同性蚀刻提供隔离物下面的轻微底切。在不同结晶取向即(100)与(110)取向的区域中的凹陷，将具有不同的蚀刻速率。在使用蚀刻的凹陷方法之后，利用任意可以从凹陷表面移除包括残余氧化物的污染物的清洁方法清洁蚀刻表面。接着可以用选择性外延生长方法(RTCVD或UHVCVD)形成嵌入阱。在其中使用RTCVD(快速热CVD)的实施例中，下列条件典型地为：沉积温度为约500℃至约1000℃，压力从约5到约100Torr，以及前体包含Si源如硅烷、乙硅烷或二氯硅烷，Ge源如GeH₄或C源如烯烃。可选地，可以通过S/D区域中的气相掺杂形成嵌入阱。

通过在混合取向衬底自身的形成期间，选择特定的半导体材料形成包括双轴应变沟道的结构。这在上面已经描述过且这里没有提供更细节的描述。

虽然本发明对其优选实施例进行了具体的展示和描述，本领域的技术人员可以理解，只要不脱离本发明的范围和精神，可以在形式和细节上进行前述和其它变化。因此，只要落入附加权利要求的范围内，本发明不受描述和示出的具体形式和细节限制。