具有外延沉积层的半导体晶片以及该半导体晶片的制造方法

摘要

本发明涉及一种半导体晶片，其包括由n型或p型掺杂剂原子掺杂的具有一个正面和一个背面的单晶硅基体晶片，以及在该基体晶片的正面上外延沉积的层，以及电阻率低于该基体晶片的n

说明书

技术领域

本发明涉及一种半导体晶片，其包括由n型或p型掺杂剂原子掺杂的具有一个正面和一个背面的硅基体晶片以及在该基体晶片的正面上外延沉积的层。

背景技术

此类半导体晶片尤其适合作为制造电子功率半导体元件的基材，其中这些元件集成在外延沉积层(Epi层)中，经过这些元件的电流通常穿过该Epi层以及位于其下的基体。所以功率半导体元件的电阻在导通的状态下基本上取决于基体晶片的电阻率，而该电阻率大约和掺杂剂原子的浓度成反比。在制造单晶时，该单晶随后被分割成基体晶片，通常通过添加掺杂剂调节掺杂剂原子的浓度。在工业上由硅制造单晶的最广泛采用的方法是Czochralski法(CZ法)和Zonenziehen法(FZ法)。但不可能任意提高掺杂剂原子的浓度。在熔体中的掺杂剂浓度过高的情况下，根据CZ法拉制单晶时会形成位错，这些位错会破坏晶体的单晶结构。在制造单晶时通过添加掺杂剂而可达到的最低基体电阻也取决于掺杂剂的类型和单晶的尺寸。在磷的情况下，如此制得的最低电阻在0.71mΩ·cm的范围内。直径为150mm或200mm的晶体，它们在工业上用于制造最新一代的功率半导体元件，但实际上可达到的最低电阻高于该值(约0.9mΩ·cm)。

发明内容

本发明的目的在于提供具有外延层的半导体晶片，其包括由n型或p型掺杂剂原子掺杂的单晶硅基体晶片，其电阻率特别低。

所以本发明涉及一种半导体晶片，其包括由n型或p型掺杂剂原子掺杂的具有一个正面和一个背面的单晶硅基体晶片，以及在该基体晶片的正面上外延沉积的层，以及电阻率低于该基体晶片的n⁺⁺型或p⁺⁺型掺杂的层，该层在所述外延层的下方从该基体晶片的正面延伸进入该基体晶片内，并具有一定的厚度。

本发明还涉及该半导体晶片的制造方法，其特征在于，使n型或p型的掺杂剂原子通过该基体晶片的正面引入该基体晶片内，在从该基体晶片的正面延伸进入该基体晶片内的层中的掺杂剂浓度从n⁺或p⁺级提高至n⁺⁺或p⁺⁺级，并在该基体晶片的正面上沉积一层外延层。

根据本发明的半导体晶片的特征在于，该半导体晶片的电阻率特别低，所以其最适合作为用于制造电子功率半导体元件的基材。根据该方法的一个特别优选的具体实施方案，该基体晶片的起始厚度通过去除该基体晶片背面上的材料而被减少，所达到的程度优选使得在厚度减少的基体晶片中主要存在或仅存在n⁺⁺或p⁺⁺型掺杂，这使该基体晶片的电阻率额外地降低。通常由背面打磨法去除该背面上的材料，但原则上也可通过其他技术进行，如研磨、抛光、CMP(化学机械研磨)或蚀刻法。因为去除材料的方式和方法基本上与本发明无关，在以下描述中仅以背面打磨法为例，并不因此限制本发明的普遍性。

在实施背面打磨之后，该半导体晶片的厚度优选小于120μm，特别优选小于80μm。该基体晶片的背面可在制造半导体元件之前或之后进行打磨，该制造过程基本上在正面进行。作为在该外延沉积层中集成的元件，特别是功率晶体管、功率MOSFET(金属氧化物半导体场效应晶体管)、功率IC(集成电路)或IGBT(绝缘栅双极晶体管)。

n型掺杂剂原子包括磷、砷及锑，而p型掺杂剂原子包括硼。如果在制造单晶期间不形成位错的情况下，通过进一步添加所述掺杂剂至熔体中以提高掺杂剂的浓度通常是不可能的，或者如果该制造过程与低掺杂的晶体相比需要特别高的技术费用，则存在n⁺或p⁺级的掺杂剂浓度。若晶体中任意位置的电阻率均下降到取决于掺杂剂类型和晶体直径的特定边界值以下，则该制造过程是适用的。在该边界值的情况下在常用的制造方法中会产生位错，对于直径为150mm或200mm的晶体，该边界值在磷的情况下约为1mΩ·cm，在砷的情况下为2mΩ·cm，在锑的情况下为10mΩ·cm，在硼的情况下为1mΩ·cm。根据CZ法制造单晶时，由于沿晶轴加以分离，所以使掺杂剂的浓度升高。因此，只有在晶体的全部长度上都不含位错，才可能经济地制造具有低电阻率的高度掺杂的单晶。所以，即使以更高的电阻靶值制造晶体时也会产生位错问题。因此，若电阻率在磷的情况下约为1.5mΩ·cm或更低，在砷的情况下为2.5mΩ·cm或更低，在锑的情况下为15mΩ·cm或更低，在硼的情况下为2.5mΩ·cm或更低，则掺杂剂的浓度为n⁺或p⁺级。

若掺杂剂的浓度超过n⁺或p⁺级，则存在n⁺⁺或p⁺⁺级的掺杂剂浓度。这特别是在以下情况下，即电阻率在磷的情况下小于1mΩ·cm，在砷的情况下小于2mΩ·cm，在锑的情况下小于10mΩ·cm，在硼的情况下小于1mΩ·cm。

由各掺杂剂的溶解度极限得出的理论上可达到的最大掺杂剂浓度，硼约为8e20/cm³，磷为1.3e21/cm³，砷为1.8e21/cm³，锑为7e19/cm³(温度范围约为1000至1410℃)。在作为亚稳定状态的特定条件下，可存在更高的浓度，但在平衡状态下出现离析或沉淀形式的相分离现象。

根据本发明，使相同类型的其他掺杂剂通过扩散或注入而穿过n⁺或p⁺型掺杂的基体晶片的正面进入该基体晶片中，从而提高基体晶片的掺杂剂浓度。根据一个优选的方法，使额外的掺杂剂通过该正面的整个平面进入该基体晶片中。但也可遮蔽该正面的个别区域，从而将额外的掺杂剂原子引入晶体的晶格中以形成图案。

扩散或注入的结果是，单晶硅基体晶片所具有的n⁺⁺或p⁺⁺型掺杂的层由该基体晶片的正面延伸至该基体晶片内的一定深度。该层的厚度取决于诸如持续时间、温度、掺杂剂浓度和剂量的条件，在这些条件下进行额外的掺杂剂扩散或注入。n⁺⁺层与n⁺基体之间的过渡或p⁺⁺层与p⁺基体之间的过渡，根据所采用的方法可为相对地边缘清晰的或为连续的。与过渡的类型无关，这里将层的厚度定义为电阻率比初始基体至少低20％的层的厚度。

厚度优选至少为20μm，特别优选为大于30μm。该层延伸进入该基体晶片越深，并且在背面打磨之后该基体晶片越薄，则本发明的有利效果越显著。该n⁺⁺或p⁺⁺型掺杂的层基本上不含位错。

在该基体晶片的正面上沉积一层外延层，优选为硅层，与该基体晶片相比该层以更低的掺杂剂原子浓度加以掺杂。该外延层掺杂的类型可与基体相同或相反。该外延层掺杂的类型优选与基体相同。将功率半导体元件，如功率晶体管、功率MOSFET、功率IC或IGBT，集成于该外延层中，在加工结束时形成单个的元件。

附图说明

下面根据附图更详细地描述本发明。

图1所示为掺杂剂的额外扩散(扩散持续时间t)之后，高度掺杂的基体(掺杂剂为磷)中电阻率的模拟分布曲线。

图2所示为根据本发明的制造过程的示意图。

具体实施方式

图1所示为掺杂剂的额外扩散(扩散持续时间t)之后，高度掺杂的基体(掺杂剂为磷)中电阻率的模拟分布曲线。

在此情况下，扩散进入该高度掺杂的层(这里为n⁺⁺)的绝对厚度取决于扩散持续时间、温度和掺杂剂的涂覆表面浓度。其他掺杂剂的定量特性非常相似，但导电类型和层的厚度取决于掺杂剂的类型以及各种掺杂剂在硅中扩散的特性。

图2所示为根据本发明的制造过程的示意图：相同类型的掺杂剂扩散进入高度掺杂(n型或p型)的硅晶片的正面。在如此形成的极高度掺杂的层(n⁺⁺或p⁺⁺)上沉积一层外延层，与位于其下的基体相比该外延层通常进行明显更低的掺杂。在该晶片的外延层上形成半导体元件。加工之后，部分去除成品晶片的背面。这通常通过背面打磨法进行，但原则上也可通过其他技术进行，如研磨、抛光、CMP或蚀刻法。