改善半导体制造中的系统产率

摘要

本发明提供了三维结构，其改善了在半导体器件的某些结构的制造产率。所述三维结构考虑了上层和下层之间的相互作用，其中下层由于其设计具有形成非平的表面的趋势。因此，执行了设计改变来使得结构更有可能工作，或者通过在下层上形成更平的表面，或者通过在上层中补偿平面度的不足。对于改善制造产率的改变在设计阶段而不是在制造阶段做出。

说明书

技术领域

本发明涉及半导体制造，且更具体而言通过改进设计数据来产生鲁棒性设计(robust design)的三维结构从而改善制造产率(manufacturing yield)。

背景技术

半导体器件的制造工艺的制造产率可以被各种因素影响。例如，半导体制造工艺可以产生由于制造期间的污染引起的有缺陷的电路。如此的污染可以包括外部粒子，其在制造时进入到电路的表面。这样的外部粒子可以干扰制造工艺使得随后的步骤没有正常完成，导致一个不正常工作的器件。不正常工作可以包括，例如，引线彼此短路或在电路的特定的层上的断开的引线。

可以不良影响半导体制造产率的其它因素可以包括器件的设计的某些方面。例如，在器件的设计指定比制造工艺可以可靠地制造的最窄引线更窄的引线的情况下，可以形成其中具有间隙的引线，导致永久断开的电路。设计缺陷的另一实例包括过于接近在一起的引线。在引线过于接近相邻的引线的情况下，可能存在一条引线到相邻的引线的渗出，导致两者之间的电接触。此类有害电接触导致电路中永久的短路且阻碍电路正常工作。半导体设计的基本规则的检查应当在实际中消除此类的错误，但是存在放弃一条设计规则的情况，意味着如此的违规可能被允许。

相反，布局元件的某些几何配置可以遵循所有的设计规则但仍然难于可靠地制造。例如，易于产生降低的制造产率的类型的设计包括将第一层上的特定的结构与第二层上的第二特定种类的结构对准的设计。如此有问题的设计可以导致一个结构以不良的方式影响第二结构的形成。

换言之，在VLSI集成电路的制造中，某些三维结构可能难于可靠地建造。例如，诸如在金属层M_x-1上的宽或大的引线上方的金属层M_x上的最小间距的引线的结构。注意层M_x上该最小的间距值通常取决于M_x引线的宽度，使得最小宽度引线需要比较大宽度的引线之间所需的更小的引线至引线间距值。另一难于制造的结构的实例包括在M_x-1上的两条宽引线之间的沟槽上方的M_x上的最小间距的引线。具体而言，在平面化期间，M_x-1上宽引线的抛光导致表面的局部凹陷(所谓的“诱发形貌，induced topography”)。该形貌偏差可以导致在随后的金属层中最小间距引线的短路。

应注意的是常规的设计规则不禁止前述的有问题的结构。另外，布线程序(routing program)通常不识别或试图避免如此的从一层到下一层的结构的交互作用。而且，任何形成层上金属和介质之间更均匀分布的表面处理(cheesing)步骤不一定减轻形貌问题，因为较宽的引线可能会降至将施加表面处理步骤的阈值形状宽度之下。而且应注意到随机缺陷分析不揭示有问题的金属结构的存在。而如此的三维结构会导致系统的产率损失，其中，不论在电路设计中的它们的物理位置如何，它们一贯难于制造。另外，还没有用于处理与诱发形貌缺陷相关的系统缺陷的自动化技术。

因此，制造问题可能会由本应可以避免的某些二维结构产生，诸如一条引线过于接近第二引线，而且还可能由本应可以避免的某些包括多层器件的三维结构产生。例如，在上层的最小间距引线在下层的大引线的上方横跨的情况中，下层的平整度或平面度可能对于在上层上正确的小引线形成是关键的。而且，公知在氧化物或其它类型的绝缘体中存在通过例如金属镶嵌工艺形成的比较大的引线的情况中，可能难于在介质和引线的整个表面上形成平表面。

例如，在金属镶嵌工艺中，横跨引线和介质缺少平面度主要在该工艺的最后步骤期间造成，其通常包括化学/机械抛光(CMP)步骤。因此，在CMP工艺期间，因为与周围的介质的表面区域相比，存在宽或大引线表面的金属的如此相对大的扩展，金属在抛光期间可以变得凹陷(dished)，导致非平表面。

另外，在宽金属线和相邻的介质材料之间的边界处，金属可以变得稍微凹入周围的介质的水平高度之下。因此，介质则将稍微凸出于金属大引线的表面之上，且引起在金属线的边缘处形成不期望的沟槽。变形的金属线的非平度和/或沟槽将导致例如在该下层上方形成的后续层的非平度。该非平度则可以引起形成于后续层上的金属引线形成不正常且彼此短路。

减轻第一层上的非平表面与在后续上层上正确地形成结构干扰的效应的常规方法传统地集中于单层上的制造工艺的改变，而没有考虑改变第一层的设计来解决第二层的制造问题。因此，传统地采取了二维方法。例如，在不期望的沟槽典型形成于宽金属引线的边缘的情况中，通过仔细调整CMP工艺的抛光步骤的参数来减小沟槽的尺寸，或完全消除沟槽。因此，通过或者改变在CMP工艺期间使用的化学品的组成，或者通过改变抛光的时间长度等来调整抛光工艺的参数。但是，必须要在过度抛光和不足抛光之间取得平衡，过度抛光可以引起沟槽形成和在较高层上的随后的问题，不足抛光附加地导致在下层上的不平度。

参考图1，例如，在上层上以可能的最小间距处或接近最小间距而制造的小金属引线12被显示为在下层上横跨宽引线14。因此，最小间距的引线12是接近制造工艺的分辨率的下限制造的。应注意宽引线14在金属镶嵌形成工艺的CMP步骤期间可能变得中部凹陷。因此，在最小间距的引线12位于宽引线14上方的情况中，下面的非平表面可能阻碍引线12的正常形成。

仍参考图1，介质15围绕宽引线14。介质15通常为氧化物或氮化物型介质。宽引线14通常为铜，但是也可以由铝和其它导体构建。相似地，最小间距引线12通常为铜，但也可以由铜和其它导体构建。

因此，最小间距引线12跨过宽引线14的顶部然后到介质15上。因为用于形成宽引线14的金属镶嵌工艺通常导致宽引线14的表面的某些中部凹陷，宽引线14和围绕的介质15可能不是平的。因此，当在宽引线14的顶部形成包括例如在光刻工艺中成像的最小间距引线12的相邻层时，下层的非平表面与通过后续的金属层的平面化的材料去除相干扰，造成在金属和介质之间沉积的金属材料或衬垫(liner)材料的短路。

发明内容

在本发明的第一方面中，一种用于改善集成电路产率的改进三维结构的电路设计源数据的方法包括：利用布线后布局优化程序(post-routing layoutoptimizer)铺设引线；和利用形状处理工具定位在布局后优化之后留下的问题结构。该方法还包括实现至少一个对所述三维结构的局部改进以在问题结构上执行修补工艺。

在本发明的另一方面中，用于形成半导体器件的多层结构的改进电路设计源数据的方法包括判别上层的至少两条最小间距引线是否在上面通过容易中凹(dishing)的结构。如果所述至少两条最小间距引线在上面通过容易中凹的结构，该方法还包括：执行以下操作之一：在下层的容易中凹的结构上方的区域中增加上层的两个最小间距的引线之间的空间，在两个最小间距的引线之间的空间下的宽引线中形成伪孔；以及在两条最小间距引线之间的空间下的两个宽引线之间加宽沟槽。

在本发明的另一方面中，用于形成半导体器件的多层结构的改进电路设计源数据的方法包括在下层上形成容易中凹的结构。该方法还包括：在上层上在容易中凹的结构的上方形成两条最小间距的引线；以及在容易中凹的结构上方的区域中增加两条最小间距引线之间的空间。该方法附加地包括：如果容易中凹的结构包括宽引线，则在两条最小间距的引线的至少一条引线下的宽引线中插入用于介质岛(dielectric island)的空间；以及如果容易中凹的结构包括在两个宽引线之间的窄沟槽，则加宽在两个最小间距的引线的至少一条引线下的沟槽。

在本发明的另一方面中，半导体器件的多层结构的电路设计源数据包括上层，所述上层包括多条最小间距的引线。该电路设计还包括：下层，所述下层包括容易中凹的结构，其中，上层的多条最小间距引线设置于下层的容易中凹的结构的上方；以及在容易中凹的结构上方的区域中多条最小间距引线的至少两条引线之间的增加的空间。如果容易中凹的结构包括宽引线，则电路设计附加包括在多条最小间距引线的至少一条引线下的宽引线中的伪孔；以及如果容易中凹的结构包括在两个宽引线之间的窄沟槽，则电路设计附加包括多条最小间距引线的至少一条引线下的窄沟槽的加宽的区域。

附图说明

图1示出在常规的系统中在大引线上方通过的最小间距的引线；

图2是显示使用本发明的实施例的步骤的逻辑流程图；

图3示出依据本发明在大引线上方通过的最小间距引线；

图4示出依据本发明在大引线上方通过的最小间距引线；

图5示出依据本发明在大引线上方通过的最小间距引线；

图6示出在其间具有沟槽的两条大引线上方通过的最小间距引线；以及

图7示出依据本发明在大引线上方通过的最小间距引线。

具体实施方式

本发明通过在器件中形成可以被更加可靠地制造的三维结构从而能够改善制造产率且如此减少每个器件的成本。另外，本发明的实施例通过使以更好的制造产率来制造更复杂的器件成为可能来允许实现更复杂的器件。本发明允许在制造步骤之前电路设计的源数据被修改。因此，在实际的制造工艺开始之前修改电路设计数据。因此，易于导致制造缺陷的结构在设计工艺之后或作为设计工艺的最后步骤以及制造工艺之前被修改。

对电路设计数据的修改对于制造工艺是透明的，且它们如同是部分的原始设计一样在制造工艺中进行实施。由于这样的透明性，经常是在对电路自身的物理改变的意义上提到电路设计数据修改。但是，本发明的实施例涉及修改电路设计数据，其造成在制造期间随后被实施的修改。另外，在某些实施例中，横跨半导体器件的多层形成三维结构，其中上层部分部分地基于下层区域的设计。因此，本发明的实施例包括跨过多层的结构，而不将每层视为独立的结构。

如此的三维结构跨过电路的多层且可以被称作问题或有问题的结构，因为制造一层结构需要的制造步骤可能导致该结构的第二层中的制造缺陷。因此，该问题是从一层到下一层的一个相邻的结构成分彼此不相容，且应修改特定层上的结构成分的至少之一来减小或消除不相容性。但是，本发明通过将该问题处理为三维本质的一个问题提供用于改善的工艺产率且通过修改另一层在一层上防止了制造缺陷。

在一实施方案中，本发明的实施例可以使用形状处理工具来定位在详细布线之后保留的每个问题结构。对于每个问题结构，利用最小摄动(minimumperturbation)、等级保留技术迁移工具(hierarchy-preservingtechnology-migration tool)，执行基本规则修补工艺。可以制定至少两类基本规则来在大或宽引线上方减小或消除最小间距引线。

例如，层次(level)M_{x_w}的最小间距应为2s，其中“s”是M_x的基本规则最小间距；而M_{x_w}是代表宽M_x-1上方的最小间距M_x的衍生层次(derivedlevel)。该衍生层次可以在利用标记(marker)形状的形状处理工具的帮助下构建，在该情况中，另一规则将M_{x_w}保持于M_x内，导致两者一起移动。另一实例包括层次W_x，其最小宽度必须为2s，其中W_x为代表宽M_x-1上方的最小间距的M_x之间的空间的衍生层次。利用形状处理程序产生衍生层次W_x上的形状，且其它规则保持W_x上的衍生形状从M_x分开(disjoint)。

技术迁移程序(technology-migration program)的实施例则可以以这样一种方式最优化布局形状来修改以上的规则，而且尽可能小地修改布局。如此的改变通常本质上是局部的，其限制于有问题的结构的附近区域。另外，布局优化程序可以在M_x引线中引入“急转弯(jog)”：在实施修改的基本规则中允许最大灵活性的“错误道路(wrong-way)”引线的短部分。在优化之后，去除所有的标记形状。实施这两个基本规则的任一的效果为增加最小间距引线在宽结构上方的空间，诸如宽M_x-1引线和宽M_x沟槽。

另外，对于基本规则修补没有成功的每个国标位置，可以使用进一步的步骤。例如，在使用形状处理程序的情况中，可以执行开槽(slotting)步骤，将层M_x-1上的宽引线或总线(bus)断开为捆绑(tied)在一起的多组窄引线，使M_x-1总线的电流承载容量不致减小。对于不可能开槽的过度沟槽结构，M_x-1上的宽引线可以通过利用形状处理程序被“修剪”来减小直接位于最小间距M_x引线下面的M_x-1上的宽引线的宽度，且因此增加M_x-1引线之间的沟槽的宽度。

修补问题结构的附加的方法包括使用布线程序来移动有问题的引线。当识别出引起问题的特定形状时，产生一脚本(script)，该脚本将引线阻挡形状(wire blockage shape)插在与问题的一个或多个引线的相同位置。现存引线接触这些新的阻挡形状的位置被布线程序(router)视为违规，且布线程序试图通过重新布线有问题的引线来解决这些违规。该解决问题的方法通常仅在存在引线数据库，而不是只有形状数据时有效。

换言之，首先识别包括三维结构的问题区域。为了解决该问题，使用自动布线程序来移动一个或更多的引线。所述引线如下移动。首先在用于布线程序的引线数据库中产生覆盖引线的阻挡形状。布线程序将这些阻挡形状视为基本规则违规，即，引线在同一层上碰到另一形状的位置。布线程序试图通过移动违规的引线和产生新引线布线来解决这些违规。最终结果是消除了该问题结构。如此，产生了用于布线程序的命令脚本，其包含这些将被产生的阻挡形状的坐标。在该脚本中的命令通知布线程序来产生阻挡形状且然后修理引线到阻挡的违规(wire-to-blockage violations)。

图2是显示利用本发明的步骤的实施例的流程图，始于S100。图2可以等同地代表实现其步骤的本发明的元件的高层次方框图。可以将图2的步骤与适当的硬件组合实施到计算机程序编码上。可以将该计算机程序编码存储于存储介质上，诸如软盘、硬盘、CD-ROM、DVD-ROM或磁带，以及存储器件或存储器件的集合，诸如只读存储器(ROM)或随机存取存储器(RAM)。另外，可以将计算机程序编码传输到互联网或某些其它类型的网络上的工作站。还可以例如利用图3-7的步骤来实施图2。

继续图2的流程，首先判断容易产生形貌诱发形成错误(topographicallyinduced formation error)的层M_x上的结构是否位于可能由于M_x-1的形貌而在M_x层中导致制造错误的M_x-1层的结构上方(S100)。例如，M_x-1层可以包括易于中凹的一条宽引线或由也易于中凹的沟槽分开的两条宽引线，且M_x层可以包括最小间距引线。如果在M_x层上易于产生形貌形成错误的结构下不存在M_x-1上的易中凹结构，则不需设计改变且完成该过程(S135)。

如果易中凹结构包括宽引线，将从一组可能的设计修改(S110)中选择一个或更多的设计修改。例如，可以重新布线引线(S112)。另外，如果在层M_x上的有问题的引线附近存在足够的空白引线道(free wiring tracks)，则可以将引线分散开。最小间距引线的一种可能的设计改变包括将急转弯插入引线中且然后增加M_x引线之间的间距；这些急转弯允许在现存的引线之间以更大的灵活性产生空间(S115)。另一种可能的设计变化包括将孔插在M_x-1层上的容易中凹的结构中来减小中凹(S120)，所述孔在制造期间将会被介质填满。参考图3-6的例子。

然后，逻辑流程判断邻近沟槽是否存在宽引线(S125)。如果邻近沟槽不存在宽引线，则逻辑流程完成于S135。如果邻近沟槽存在宽引线，则修改沟槽(S130)。例如，可以通过缩窄最小间距引线下的部分的宽引线从而局部地加宽沟槽来减小M_x-1层次上的中凹量。在沟槽被适当地修改之后，逻辑流程完成于S135。举例参考图7。

使用本发明的方法和参考图3，显示了最小间距引线12在宽引线14上方通过的实例。宽引线14形成于下层上且被介质15围绕。最小间距引线12形成于上层上。为了避免通常由不平或中凹的宽引线14造成的短路，设计最小间距引线12，使得在最小间距引线12中具有急转弯16。急转弯是在引线中插入垂直方向的引线段的点。垂直引线段的长度由优化过程在试图增加最小间距引线12之间的空间的过程中决定，优化程序产生了适当长度的垂直段。换言之，急转弯允许每条引线的较小部分被移动以产生空间。具体而言，最小间距引线12可以具有一个或更多的急转弯16，其中急转弯16设置于下层的介质15的上方，接近介质15和宽引线14之间的结(junction)。还应注意一组引线中的每条引线可以需要不同的急转弯位置和/或不同尺寸的急转弯。

因此，最小间距引线12在被集中和接近宽引线14的区域中被局部地分散开。新引线间距的典型值包括例如最小宽度引线的基本规则间距最小值的两倍。因此，最小间距引线12中的急转弯16增加了布局优化工具的灵活性来在相邻的引线之间产生间距，由此减小当由于宽引线14的变形而不正确地产生的最小间距引线12短路的机会。换言之，急转弯16增加了布局优化工具能够在最小间距引线之间产生间距的可能性，由此减小了最小间距引线12短路的机会，且允许在最小间距引线12形成工艺中的一些误差。

参考图4，显示了依据本发明的实例，其中在下层上宽引线14被介质15围绕，而最小间距引线12在上层上通过。宽引线14由于通过包括CMP步骤的工艺形成所以可能具有中凹的表面。为了避免由于宽引线14的非平表面引起的最小间距引线12的短路，最小间距引线12之间的空间18被局部地扩大。新引线间距的典型值，例如，可以为引线12的基本规则间距最小值的两倍。

应注意加大最小间距引线12之间的空间18包括基本仅在宽引线14上方和直接位于宽引线14的上方的最小间距引线12的部分处加大空间18。因此，最小间距引线12在宽引线14的上方的区域中被局部地分散，且不影响最小间距引线12的其它区域。因此，通过增加最小间距引线12之间的空间18从而实现局部的分散。另外，不在宽引线14上方的最小间距引线12的大部分长度保持不变，而仅在容易短路的最小间距引线12的区域进一步分开最小间距引线12。换言之，被加大空间18影响的最小间距引线12的部分基本限于直接位于宽引线14上方的区域。

参考图5，显示了依据本发明的实例，其中在第一层上通过介质15围绕宽引线14。最小间距引线12在上层上横跨宽引线14的顶部通过。宽引线14的较大表面积被孔20断开或中断。孔20的典型尺寸包括，例如下层上宽金属线的基本规则最小间距值的三到四倍。孔20形成于宽引线14中且允许介质15通过宽引线14凸出。在制造期间将孔20用介质15填充，结果，介质15的上表面与周围的宽引线14的表面为基本水平。

设置孔20使得在宽引线14的上方通过的最小间距引线12还在孔20上方通过。孔20一般为细长结构，其取向为基本垂直于最小间距引线12的长轴。因此，孔20减小了宽引线14的中凹；但是，孔20没有显著改变最小间距引线12的设计或电特性。

具体而言，通过允许介质15向上凸出通过宽引线14的中心区域，孔20在CMP步骤期间充当着抛光阻挡(polish stop)。因此，孔20趋于减小中凹的量，该中凹由CMP步骤期间宽引线14的过度抛光造成。因此，通过减小宽引线14的中凹的量，宽引线14和围绕的介质15的表面趋于更平坦，由此避免了在其上的下一层上形成的最小间距引线12中产生缺陷。于是，最小间距引线12仅需在宽引线14的部分的上方通过，那部分的宽引线14通过伪孔20的存在改善了其平面度。

参考图6，显示了依据本发明的实例，其中第一大引线22和第二大引线24形成于半导体器件的下层上且被介质15围绕。被填满的沟槽26形成于第一大引线22和第二大引线24之间。沟槽26的典型尺寸包括例如宽金属线22和24的基本规则最小间距值。沟槽26用与围绕大引线22和24的相同的介质填充。在上层上，最小间距引线12在第一大引线22和第二大引线24的上方通过。取向最小间距引线12使得它们基本以对于沟槽26的长轴的直角在沟槽26的上方通过，尽管也可以包括其它的交角。

在形成具有两个大引线22和24以及介质15填充其间的沟槽26期间，由于沟槽26中抗抛光材料的介质15的存在，在CMP步骤期间需要更多的抛光。因为沟槽26的介质15更抗抛光，所以其需要更大量的抛光来获得满意的平滑表面。因此，最小间距引线12将通常形成于中凹的表面的上方，由此增加了最小间距引线12将被不正确形成的机会。

但是，在图7的实施例中显示了一实例，其中下层具有第一宽引线22和第二宽引线24，而在其间形成填充的沟槽26。第一和第二宽引线22和24被介质15围绕，其中介质15填充沟槽26。在下层上方的上层上形成最小间距引线12。形成最小间距引线12使得它们的长轴基本垂直于第一和第二大引线22和24的长轴。

第一和第二大引线22和24具有位于接近填充的沟槽26的刨削(shaved)的区域30。刨削区域30的典型尺寸包括例如宽金属线22和24的基本规则最小间距值的三到四倍。刨削区域30对应于大引线22和24上相邻沟槽的位置，该位置从相应的边缘去除了部分。因此，刨削区域30提供了沟槽26的加宽区域28。沟槽26的加宽区域28对应于最小间距引线12横跨沟槽26处。因此，沟槽26的加宽区域28减少了下层的大引线22和24的表面中的中凹量，且由此提供了将在其上形成最小间距引线12的更均匀的表面。

如上所述，本发明的方法改善了制造产率，且可以包括步骤来修改现存的物理设计来减小形貌诱发缺陷或有问题的结构的产生，且由此增加了VLSI设计的制造产率。这些步骤可以以任何顺序，单独地或组合地包括：1)目标引线弯曲，其具有增加最小间距引线之间的空间的效果；2)目标基本规则修补，使用技术迁移工具，且修改的基本规则将有问题的结构改变为更容易制造的设计，或防止有问题的结构自身；3)重新布线引线；4)在有问题的结构的区域中在下层上的宽引线中切槽；和5)刨削，在有问题的结构中减小宽引线或下层上引线的宽度。

虽然已经就示范性实施例描述了本发明，然而本领域的一般技术人员可以认识到在权利要求的精神和范围内可以采用修改实施本发明。