具有氮化物电荷存储栅的与非型快闪存储器及其制造方法

摘要

一种NAND快闪存储单元阵列，其具有在位线扩散区和共源扩散区之间成行设置的堆叠成对的控制栅和电荷存储栅，选择栅位于每对堆叠的栅的两侧。每个堆叠对中的栅相互自对准，并且所述电荷存储栅是氮化物或氮化物和氧化物的组合。通过从所述硅衬底到电荷存储栅的热电子注入以在电荷存储栅中建立负电荷来完成编程。通过从电荷存储栅到硅衬底的沟道隧穿或者从硅衬底到电荷存储栅的热空穴注入完成擦除。所述阵列被偏置使得所有存储单元可以被同时擦除，而编程是可位选的。

说明书

技术领域

本发明总地涉及半导体存储器，特别是涉及与非型(NAND)快闪存储器及其制造方法。

背景技术

目前可得到的非易失存储器有几种形式，包括可电编程只读存储器(EPROM)、电可擦除编程只读存储器(EEPROM)、和快闪EEPROM。快闪存储器(flash memory)已经广泛地应用于如存储卡、个人数字助理(PAD’s)、移动电话、和MP3播放器等装置上用于大容量数据存储。这样的应用要求具有更小的单元尺寸和更低廉的制造成本的高密度存储器。

常规的NOR型叠栅(stack-gate)快闪存储单元通常具有位线接触、源区、浮栅、和制栅，所述控制栅布置在所述浮栅的正上方。其较大的单元尺寸使其不能用于非常高密度的存储应用中。

NAND快闪存储器阵列中单元尺寸比较小，该NAND快闪存储器阵列具有在位线(bit line)和源线(source line)之间串联连接的一系列叠栅快闪存储单元，仅仅具有一个位线接触，如图1所示及美国专利4,959,812和5,050,125中所详细描述的。在该阵列中，多个叠栅存储单元21在位线22和源线23之间串联连接。所述单元形成在N型或P型硅衬底26中的P阱24中。每个单元具有由例如多晶硅的导电材料制造的浮栅27和由例如多晶硅或多晶硅金属硅化物(polycide)的导电材料制造的控制栅28。所述控制栅在所述浮栅上方并垂直地与其对准。

在所述阵列中包括两个选择栅29、31，一个靠近所述位线接触32而另一个靠近源扩散区23。扩散区33形成在所述叠栅之间和叠栅与选择栅之间的衬底中，从而用作存储单元中晶体管的源区和漏区。所述位线扩散区、源扩散区、和所述扩散33用N型掺杂剂掺杂。

为了擦除存储单元，大约20V的正电压被施加在P阱和控制栅之间，这样使得电子从浮栅隧穿到其下面的沟道区。因此浮栅带正电，并且叠栅单元的阈值电压成为负值。

为了编程存储单元，控制栅(control gate)被偏置到相对于P阱大约正20V的水平。当电子从沟道区隧穿到浮栅(floating gate)，浮栅带负电，并且叠栅单元的阈值电压变成正值。通过改变叠栅单元的阈值电压，读取操作期间当向控制栅施加零电压时，叠栅单元下面的沟道可以是非导电状态(逻辑“0”)或者为导电状态(逻辑“1”)。

但是，随着制造方法发展到非常小的几何尺寸，例如几十纳米，形成足够用于编程和擦除操作的高电压耦合率而保持小的单元尺寸是很困难的。

发明内容

本发明的基本目的在于提供一种新的和改进的半导体装置和制造该装置的方法。

本发明的另一个目的在于提供一种能够克服已有技术中的缺点和限制的具有上述特性的半导体装置和方法。

根据本发明，通过提供一种NAND快闪存储单元阵列(memory cellarray)，其中控制栅和电荷存储栅被堆叠成对，在位线扩散区和共源扩散区之间成行设置，同时选择栅位于每对叠栅的两侧。每个堆叠对中的栅相互自对准，并且电荷存储栅为氮化物或氮化物与氧化物的组合。

在所公开的实施例中，通过从硅衬底向电荷存储栅的热电子注入从而在电荷存储栅上建立负电荷来完成编程操作。通过从电荷存储栅到硅衬底的沟道隧穿或者从硅衬底到电荷存储栅的热空穴注入来完成擦除操作。

附图说明

图1为具有一系列叠栅快闪存储单元的已有技术的NAND快闪存储器阵列的横截面视图。

图2为沿图4的2-2线截取的实施本发明的NAND快闪存储单元阵列的实施例的横截面视图。

图3是沿图4中3-3线得到的横截面视图。

图4是图2的实施例的俯视平面图。

图5A到5F为示意横截面视图，示出用于制造根据本发明的NAND快闪存储单元阵列的方法的一实施例中的步骤。

图6为如图2的实施例中的小存储器阵列的电路图，具有用于擦除、编程和读取操作的示例性偏置条件。

图7为沿图9的7-7线截取的实施本发明的NAND快闪存储单元阵列的另一个实施例的横截面视图。

图8为沿图9的8-8线截取的横截面视图。

图9是图7的实施例的俯视平面图。

图10A至10E为示意横截面视图，示出用于制造图7的NAND快闪存储器阵列的方法的一实施例中的步骤。

图11为如图7所示的实施例中的小存储器阵列的电路图，具有用于擦除、编程和读取操作的示例性偏置条件。

具体实施方式

如图2所示，存储器包括NAND快闪存储单元阵列36，每个具有电荷存储栅37和控制栅38。阵列的一行中的一系列或一组单元位于位线扩散区50和共源扩散区51之间，所述扩散区形成在衬底41的上面部分中的P型阱52内并且用N型材料掺杂。

在本实施例中，电荷存储栅在控制栅下面及沿着其侧壁的下面部分延伸。它们由氮化物或氮化物与氧化物的组合来制造，具有大约60到200的优选厚度。在电荷存储栅和控制栅之间形成电介质膜42，并且栅绝缘体40在电荷存储栅的下面及沿着其侧面形成。电介质膜可以是纯氧化物或是氮化氧化物(nitrided oxide)。控制栅由例如掺杂多晶硅或多晶硅金属硅化物(polycide)的导电材料制造。

单元选择栅43布置在叠栅单元36之间，且行选择栅44、45布置在行的端部处的单元与位线接触46和源扩散区51之间。选择栅由例如掺杂多晶硅或多晶硅金属硅化物的导电材料制造。它们平行于控制栅和电荷存储栅。选择栅通过栅氧化物层53与衬底分开，该栅氧化物层可以是纯氧化物或者氧化物和氮化氧化物的组合。它们通过栅绝缘体40与电荷存储栅绝缘。

选择栅44和45部分地交迭位线扩散区50和共源扩散区51，两栅的边缘部分布置在扩散区的边缘部分上面。共源扩散区连续地在垂直于行的方向上延伸并且由扩散区两侧的单元组共享，其中行中的单元分组。

如图3明显所示，隔离区56形成在邻近单元行的电荷存储栅之间的衬底中，并且控制栅38在平行源扩散区的方向延伸，横跨电荷存储栅和隔离区。位线57被布置在单元行之上，横跨叠栅(stacked gate)37、38和选择栅43、44、45，接触46在位线和位线扩散区之间延伸。位线因此垂直于选择栅和并垂直于源扩散区。

图2至图4的存储单元阵列可以通过如图5A至5F所示的方法来制造。在该方法中，氧化物层53在单晶硅衬底上热生长至40至100的厚度，在所示的实施例中该衬底为其中形成P型阱52的P型衬底41。供选地，如果需要，可在P型衬底中形成N型阱，在这样的情况下，P型阱将被形成在N型阱中。

在热氧化物上淀积厚度为大约300到1500的多晶硅(poly-1)的导电层59，并且在硅上形成电介质层61。硅优选地用磷、砷或硼掺杂到每cm³10¹⁸到10²⁰的水平。掺杂可以在淀积硅期间原位完成或者通过直接地到硅中或经过其上的电介质层61的离子注入来完成。

在电介质层61上施加光刻掩模64来限定选择栅。电介质层和硅层的未被遮蔽的部分被各向异性地刻蚀掉从而形成选择栅43、44、45，如图5B所示。然后，如图5C所示，电介质40形成在硅衬底和选择栅的侧壁上。该电介质可以是纯氧化物膜或者氮化氧化物膜。然后在电介质40之上形成电荷存储膜37。该电荷存储膜可以是氮化物或者氧化物和氮化物的组合。然后形成另一电介质膜42。该电介质可以是纯氧化膜或氮化氧化物膜。

如图5D所示，多晶硅或多晶硅金属硅化物(poly-2)的导电层63被淀积在电介质膜42上至大约1000到2500的厚度并且用磷、砷或硼掺杂到每cm³大约10²⁰到10²¹的水平。然后在导电层63上形成光刻掩模65以限定控制栅。poly-2层、电介质层42、和存储层37未被遮蔽的部分被各向异性地刻蚀掉从而形成控制栅38，如图5E所示。然后用例如P³¹或As⁷⁵的掺杂剂通过离子注入在邻近选择栅44、45的衬底中形成扩散区49。

此后，在整个晶片上淀积例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料60，然后蚀刻从而形成用于位线接触46的开口，如图5F所示。最后，在玻璃之上淀积金属层并且构图来形成位线57和位线接触46。

参考图6能够描述存储单元阵列的操作和使用，图6中邻近阵列端子处示出了用于擦除(ERS)、编程(PGM)和读取(RD)操作的示例性偏置电压。在本例中，存储单元C_1n被选择。该单元位于控制栅CG₁和位线BL_n的交叉点并且在图中被圈出以容易地定位。该阵列中的所有其它存储单元未被选择。

使用两种不同的偏置条件可以完成擦除。在擦除模式1(ERS1)中，控制栅偏置在0伏，选择栅被偏置在0至4伏，位线和共源浮置(floating)，并且P阱被偏置在7至12伏。以这样的偏置条件，发生均匀的沟道隧穿(channeltunneling)。随着电荷存储栅变得更多地带正电，本实施例中优选为大约-1到1伏的存储单元的阈值电压变得更低。当控制栅被偏置在大约为1.5伏时，这导致电荷存储栅下面的沟道中的反型层(inversion layer)。因此，在擦除操作后，存储单元进入到导电状态(逻辑“1”)。

在擦除模式2(ERS2)中，被选择的单元的控制栅偏置在0伏，未被选择的单元的控制栅被偏置在3至8伏，选择栅被偏置在3至6伏，位线被偏置在2至4伏，共源(common source)被偏置在5至9伏。以这样的偏置条件，在硅衬底和被选择的电荷存储栅之间发生热空穴注入。随着电荷存储栅变得更多地带正电，本实施例中优选为大约-1到1伏的存储单元的阈值电压变得更低。当控制栅被偏置在大约为1.5伏时，这导致电荷存储栅下面的沟道中的反型层。因此，在擦除操作后，存储单元进入到导电状态(逻辑“1”)。

在编程操作中，被选择的存储单元C_1n的控制栅被偏置到8-12伏的水平，对选择栅SG₀和SG₂-SG₁₆施加5-10伏，对与被选择的单元(例如C_0n和C_2n)相同的位线方向中的其它存储单元的控制栅施加5-10伏，对位线施加0-1伏，对P阱施加0伏，并且对共源施加3-8伏。通过向控制栅和选择栅施加5-10伏，单元和选择晶体管被导通。施加到刚好在被选择的单元之前的选择栅(在本例中为SG₁和C_1n)上的电压可以在低端，优选地为大约1-2伏。

以这样的偏置条件，在共源和位线之间的大部分电压出现在选择栅SG₁和被选择的单元C_1n的电荷存储栅之间的中间沟道区(mid-channel region)两侧，导致在该区域内的高电场。而且，由于电荷存储栅被耦合到来自共源节点(即控制栅CG₁和选择栅SG₂)的高电压，跨过中间沟道区和电荷存储栅之间的氧化物建立起强垂直电场。当编程操作期间电子从位线流到共源时，电子被跨过中间沟道区的电场加速，并且其中的一些被加热。一些热电子被垂直电场加速，这导致它们克服氧化物的能垒(大约3.1eV)并且注入进电荷存储栅中。

在编程操作结束时，电荷存储栅带负电，并且优选为大约2-4伏的存储单元的阈值电压变得更高。因此，当读取操作期间控制栅被偏置在大约1.5伏时，存储单元被关闭。编程操作之后，存储单元进入非导电状态(逻辑“0”)。

在与被选择的单元C_1n共用相同的控制栅的未被选择的存储单元C_1(n-1)和C_1(n+1)中，位线被偏置在3伏，选择栅SG₁在1-2伏，且控制栅在8-12伏。因此选择晶体管S_1(n-1)和S_1(n+1)被关闭，并且在单元C_1(n-1)和C_1(n+1)中没有中间沟道热载流子注入发生。其它未被选择的存储单元C_0n和C_2n的位线被偏置在0-1伏，控制栅偏置在5-10伏，且刚好在它们之前的选择栅偏置在5-10伏，这使中间沟道热载流子注入最小化，并且电荷存储栅的电荷没有变化。

在读取模式中，被选择的存储单元C_1n的控制栅被偏置在大约1.5伏，共源被偏置在0伏，对位线施加1-3伏，并且对选择栅施加Vcc。在位线方向的未被选择的存储单元，例如C_0n和C_2n，通过对它们的控制栅施加5-9伏而导通。当存储单元被擦除时，由于被选择的单元的沟道是导通的，并且相同位线方向中的其它单元和选择晶体管也是导通的，读取表现为导电状态。因此，由读出放大器返回逻辑“1”。当存储单元被编程时，由于被选择的单元的沟道被关闭，读取表现为非导电状态，因此读出放大器返回逻辑“0”。在未被选择的存储单元C_1(n-1)和C_1(n+1)中，位线和共源节点都被偏置在0伏，并且位线和共源节点之间没有电流。

图7-9的实施例与图2-4的实施例基本上相似，并且相同的附图标记表示在两者中的相应的元件。但是其不同点在于电荷存储栅37被布置在整个控制栅38的下面并且不沿着控制栅的侧壁延伸。栅绝缘体40和电介质42同样地限制在电荷存储栅的正下面和上面的区域，并且选择栅通过电介质47与控制栅和电荷存储栅的侧边分开。

象图2-4的实施例中一样，控制栅38横过电荷存储栅37及邻近单元行中的隔离区(isolation region)56，并且选择栅43-45在垂直于行且平行于控制栅的方向延伸。位线57垂直于选择栅和控制栅，且横过阵列的每行中的位线接触46、选择栅、和控制栅38。擦除路径再次从电荷存储栅通过隧道氧化物(tunnel oxide)40延伸到下面的沟道区。

图10A-10E示出制造图7-9的实施例的优选方法。在该方法中，在单晶硅衬底上热生长厚度大约为40到100的氧化物层40，在所示实施例中该衬底为其中形成P型阱52的P型衬底41。供选地，如果需要，在P型衬底中可形成N型阱，在这样的情况下，P型阱将被形成在N型阱中。

在热氧化物上形成厚度大约为60到200的氮化物或氮化物和氧化物的组合的电荷存储层62。然后在电荷存储层上形成另一电介质层42。该电介质层可以是纯氧化物层或氮化氧化物层。

在电介质层42上淀积多晶硅(poly-1)的导电层63。该层具有大约1500到3500的厚度，并且用磷、砷或硼掺杂到每cm³大约10²⁰到10²¹的水平。厚度为大约300到1000的CVD氧化物或氮化物层66淀积在poly-1层上，并且用作掩模以防止poly-1材料在随后的干刻蚀步骤中被蚀刻掉。

在层66上形成光刻掩模67以限定选择栅，并且该层和poly-1层63的未被遮蔽的部分被各向异性地刻蚀掉，仅仅留下poly-1的形成控制栅38的部分。电介质层42的暴露的部分和电荷存储层62的下面的部分然后被各向异性地刻蚀掉从而形成电荷存储栅37，如图10B所示。

然后，如图10C所示，电介质层47被形成在控制栅和电荷存储栅的侧壁上，并且导电的(poly-2)层59被淀积在整个晶片之上。电介质可以是氧化物、氮化氧化物、或者氧化物和氮化氧化物的组合。poly-2层一般为掺杂的多晶硅或多晶硅金属硅化物，并且淀积到大约1500到3000的厚度。

如图10D所示，然后各向异性地刻蚀poly-2层从而形成选择栅43、44、45。由于以这样的方法来形成，选择栅是自对准的并且平行于控制栅。诸如P³¹或As⁷⁵的N型掺杂剂被注入到P阱52中从而形成位线扩散区50和共源扩散区51。

此后，在整个晶片之上淀积例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料60，然后刻蚀来形成用于位线接触46的开口，如图10E所示。最后，金属层淀积在玻璃之上并且构图来形成位线57和位线接触46。

图7-9实施例的操作与图2-4实施例的操作基本上类似。在图11中，邻近阵列的端子示出了用于擦除(ERS)、编程(PGM)和读取(RD)操作的示例性偏置电压。在本例中，存储单元C_1n再次被选择。该单元位于控制栅CG₁和位线BL_n的交叉点并且在图中被圈出以容易地定位。在该阵列中的所有其它存储单元未被选择。

本发明具有多个重要的特征和优点。其提供具有比此前提供的存储器结构显著地更小的单元尺寸和更大的单元密度的NAND快闪存储单元阵列。阵列被偏置使得其中的所有存储单元可以被同时擦除，而编程是可以位选择的。

根据上述显然已经提供了一种新的和改进的NAND快闪存储器及制造方法。虽然仅仅对某些目前的优选实施例进行了详细的描述，但是如本领域普通技术人员将理解的，在不背离由附带的权利要求书所限定的本发明的范围内可以做出某些改变和变型。