节能旁路晶体管逻辑电路和使用该电路的全加器

摘要

本发明公开了一种具有不会漏电的电平恢复电路(50)的可节约能量的旁路晶体管逻辑电路和使用这种电路的全加器。该逻辑电路包括具有若干个n型FET(M

说明书

本发明涉及一种半导体逻辑电路，特别是一种具有不会漏电的电平恢复电路的可节约能量的旁路晶体管逻辑电路和使用这种电路的全加器。

在许多数字技术应用中，所使用的CMOS(互补型MOS)静态逻辑电路具有比其它NMOS(N-沟道金属氧化物半导体)或MPOS(P-沟道金属氧化物体)电路更低的功耗和更高的性能。但是，在每个CMOS静态逻辑电路由P-型FET(PFET)和n-型FET(NFET)组成的情况中，当这些FET同时被输入信号导通时，有一个漏电流流入该CMOS静态逻辑电路。因为这个原因，CMOS静态逻辑电路不适用于具有低功耗和高速运行的数字电路。在高速和低功率应用中，常规的CMOS设计技术通常要考虑速度和功率的折衷，因而限制了他们设计的适应性。这是因为该系统的设计者们别无选择只能将CMOS电路设计成具有两者特性之一，或具有折衷的特性。

仅由若干个n型FET(NFET)构成的旁路晶体管逻辑电路(在下文中，表示为“RL”)被推荐作为适用于低功耗和高速运行的逻辑电路。这个PL电路完成与常规CMOS逻辑电路相同的逻辑功能，但它的晶体管数目与常规的CMOS逻辑电路相比减少一半。所以，在一些例子中，有节制地使用旁路晶体管逻辑电路以便于在不增加功耗或损失速度的情况下减小电路尺寸。在许多数字应用中引用PL电路可以将上述须考虑折衷的因素减到最低程度。

如图1所示，典型的AND/NAND旁路晶体管逻辑电路10由4个NFET M₁到M₄构成，并有4个输入12,14,16和18和2个输出20和22。电路10的输入信号“A”和“A”施加到输入端12和14，另一个输入信号“B”和“B”施加到输入端16和18。NFET M₁的漏极和输入端12相连，它的栅极和输入端14相连。NFET M₂的源极接地并且其栅极和输入端18相连。NFET M₁的源极和FET M₂的漏极共同连接在电路10的输出端20。该NFET M₁和M₂提供2个输入信号“A”和“B”的逻辑“与”功能，并通过输出端20输出结果A·B。

同样，NFET M₃的漏极和电源电压V_DD相连，其栅极和电路10的输入端18相连。NFET M₄的漏极和输入端14相连其栅极和输入端16相连。NFET M₃和M₄共同连接于电路10的输出端22。NFET M₃和M₄提供2个输入信号“A”和“B”的逻辑“与非”功能，并通过电路10的输出端22输出结果A·B。

在上述的AND/NAND旁路晶体管逻辑电路10中，当输入“A”和“B”都是逻辑“1”或高电平时，NFET M₁和M₄导通。此时，A·B=1而A·B=“0”。如果2个输入都是逻辑“0”或低电平时，或当输入“A”是高电平而输入“B”是低电平时，NFET M₂和M₃导通。此时，A·B=0而A·B=1。当输入“A”变低电平而输入“B”变高电平时，NFET M₁和M₄导通，结果A·B=0而A·B=1。

如上所述，PL电路比CMOS逻辑电路具有更低的功耗和更高的性能。这是因为它的输入信号同时施加给构成PL电路的NFET上。然而，在常规PL电路10中，当输出是“1”或高电平时，输出的电压电平没有增加到一个强的或满程高电平，如V_DD，且它未增加到V_DD-V_t(这里V_t是NFET的阀值电压)。输出电压的降低导致了电路噪声容限度得很低，结果是电路性能的降低。另外，常规的PL逻辑电路需要一个电平恢复电路用于将输出电压从一个不太高的电平恢复到V_DD。具有电平恢复电路的该PL逻辑电路被K.Yano等人在1994年5月的IEEE 1994CICC汇编中第603-606页题目为“依靠积分：在逻辑LSI的性能和成本方面获得适当的飞跃(Lean Integration:Achieving a Quantum Leap inPerformance and Cost of Logic LSIs)”所推荐。如现有技术所指出的，图2示出了该互补或旁路晶体管逻辑电路(CPL)。

如图2所示，除了图1中的PL电路10，该互补型PL(在段中，表示为“CPL”)进一步包括一个电平恢复电路24。该电平恢复电路24由2个CMOS反相器26和28构成，并有2个输出30和32。CMOS反相器26的输入和PL电路10的一个输出20相连并且CMOS反相器28的输入与另一个输出32相连。

具有上述所述结构的CPL的运行情况将在下文中描述。为了简述起见，PL电路10的输出A·B和A·B在下文中分别被称为“AND输出”和“NAND输出”。当PL电路10的AND输出是低电平时，CMOS反相器26的PFET Qp1导通。从而，输出30有一个强的或最高电平。所以，使用CPL电路的系统与没有CPL电路的系统相比，该系统具有改善的功能。

但是，在图2的CPL电路中，PL电路10的NAND输出变成一个弱的高电平，V_DD-V_t。反相器28的NFET Qn2不完全导通以至于从输出32产生一个弱的低电平信号。同样，因为PFET Qp2不完全截止，所以有一小的漏电流流过。当它的运行速度保持高速时，CPL电路的功率消耗是很大的。1994年5月的IEEE 1994 CICC汇编第278-281页上由A·Parameswar等人写的题为“一种用于多媒体应用的基于乘法和加法电路的高速，低功率，摆动可恢复的旁路晶体管逻辑电路(“A HighSpeed,Low Power,Swing Restored Pass Transistor Logic Based Multiplyand Accumulate Circuit for Multimedia Application”)”对这个主题作了很好的说明。

图3示出了在上述文章中公开的一种摆动恢复旁路晶体管逻辑(SRPL)电路。像图2的CPL电路，图3的SRPL电路有一个由2个CMOS反相器36和38组成的电平恢复电路34。在SRPL电路中，PL电路10的输出20和22分别和电平恢复电路34的输出40和42相连。2个CMOS反相器中的一个的输入和另一个的输出相连。具体地，反相器36的输出40与反相器38的输入相连并且反相器38的输出42与反相器36的输入相连。当在SRPL电路中PL电路10的AND输出是弱高电平(V_DD-V_t)时，PL电路10提供强的或满程低电平的NAND输出信号给电平恢复电路34。然后，反相器36的PFET Qp3完全导通以致于从电平恢复电路34的输出40产生强的或满程高电平V_DD的AND输出信号。作为结果，反相器38的PFET Qp4完全截止并且因此漏电流不流过PFET Qp4。

如上所述，SRPL电路具有一个很好的电平恢复功能，但输出40或42上的高电平电压通过PL电路10放电。因为该逻辑电路具有上述在其中有多级NFET串联在一起的PL功能块，如同在一个全加器中，因此它具有一个较长的放电时间，其结果是，延迟时间增加。

另外，如图6所示，该SRPL电路在每个组成它的NFET的尺寸很小时几乎不工作。在图6中，X-轴表示了组成PL电路10的每个NFET的尺寸，宽/长(W/L)之比，Y-轴表示延迟时间。在x轴上的“1”指一个NFET尺寸为W/L=1.7/0.65，上面的“3”表示W/L=5.1/0.65。从图中可以理解SRPL电路的每一个NFET的尺寸必须为标准NFET的3～4倍才能保证其能正常工作。

如上所述，SRPL电路具有很好的电平恢复功能，但是它不能形成高密度逻辑电路。

所以，本发明的一个目的是提供一种可节约能量的高速运行的旁路晶体管逻辑电路。

本发明的另一个目的是提供一种可节约能量的旁路晶体管逻辑电路，该电路可防止在被施加了一个弱的高电平信号的电路中流过漏电流。

本发明的又一个目的是提供一种全加器，在其中包含一种可节约能量的旁路逻辑电路。

根据本发明的一个方面，旁路晶体管逻辑电路包括一个具有若干个n型FET的功能块，该功能块用于执行多个输入信号的至少一个逻辑功能以产生2个互补信号，所述的互补信号是一个弱的高电平和一个强的低电平信号；该逻辑电路还包括一个具有第一和第二CMOS反相器的电平恢复模块，用于将弱的高电平信号恢复到一个强的或满程高电平信号并且防止漏电流流过所述的第一和第二CMOS反相器中施加了所述的弱的高电平的一个。

根据本发明的另一个方面，旁路晶体管逻辑电路包括一个具有若干个n型FET的功能块，用于执行一个逻辑功能以产生第一和第二信号，所述的信号彼此互补；一个用于接收和反相所述第一信号的第一CMOS反相器；一个用于接收和反相所述第二信号的第二CMOS反相器；以及用于给所述第一和第二反相器之一提供电源电压的装置，在该装置中施加了一个高电平信号，以响应所述第一和第二信号的低电平信号，从而使所述的高电平信号与所述电源电压相同。

根据本发明的另一个方面，包括至少一个旁路晶体管逻辑电路的N-位全加器包括一个功能块，该功能块用于执行多个输入信号的加法功能以产生至少两对彼此互补的信号；该全加器还包括一个电平恢复模块，用于将所述的互补信号的高电平信号恢复到一个强的或满程高电平信号。

参考下列附图可以使本领域技术人员可以理解本发明和它的发明目的；

图1是表示一个常规的旁路晶体管逻辑电路的电路图；

图2是表示现有技术的一个增强型的旁路晶体管逻辑电路图；

图3是表示另一个现有技术的一个增强型的旁路晶体管逻辑电路图；

图4是表示根据本发明的一个实施例的旁路晶体管逻辑电路图；

图5表示一个全加器，在全加器中可以包含本发明的旁路晶体管逻辑电路；

图6是表示相对于NMOS器件标准的宽度/长度比的平均延迟图，该图可以解释现有技术和本发明的旁路晶体管逻辑电路的特性；以及

图7表示相对于NMOS器件的标准的宽度/长度比的能量图，以便于解释现有技术和本发明的旁路晶体管逻辑电路的特性。

图4示出了一种可节约能量的旁路晶体管逻辑电路(在下文中称为“EEPL”)，该电路包括一个用于执行2个输入信号“A”和“B”的逻辑“与”和“与非”功能的旁路晶体管逻辑PL电路10(或，一个功能块)和一个具有节能配置的电平恢复电路50。图4的PL电路(或功能块)，如同图2中的PL电路，是由4个n型FET(NFET)M₁到M₄组成，并有4个输入端12,14,16和18以及2个输出20和22。电路10的输入信号“A”和“A”施加到输入端12和14，另外的输入信号“B”和“B”施加到输入端16和18。NFET M₁的漏极和输入端12相连，它的栅极与输入端14相连。FET M₂的源极接地并且它的栅极与输入端18相连。NFET M₁的源极和NFET M₂的漏极共同连接到电路10的输出端20。NFET M₁和M₂为2个输入信号“A”和“B”提供逻辑“与”功能，其结果A·B通过输出端20输出。同样，FET M₃的漏极与电源电压V_DD相连而它的栅极与电路10的输入端18相连。FET M₄的漏极与输入端14相连而它的栅极与输入端16相连。FET M₃和M₄的源极共同与电路10的输出端22相连。FET M₃和M₄为2个输入信号“A”和“B”提供逻辑“与非”功能，其结果A·B通过PL电路10的输出端22输出。

如图4所示，电平恢复电路50由2个用于将PL电路10的输出反相的CMOS反相器52和54，和用于产生正反馈信号以响应PL电路10的输出的正反馈电路56组成。反相器52的输入与PL电路10的输出20相连并且其输出与电平恢复电路50的输出58相连。反相器54的输入与PL电路10的输出22相连并且其输出与电平恢复电路50的输出60相连。

正反馈电路56包括2个P型FET(PFET)Qp7和Qp8。PFET Qp7的源一漏沟道连接于反相器52的输入端或PL电路10的输出端20与反相器54的输出端或电平恢复电路50的输出端60之间，Qp7的栅极与PL电路10的输出22或反相器54的输入端相连。PFET Qp8的源-漏沟道连接于反相器54的输入端或PL电路10的输出端22，与反相器52的输出端或电平恢复电路50的输出端58之前，并且Qp8的栅极与PL电路10的输出端02，或反相器52的输入端连接。

现在将描述图4所示的EEPL电路的运行。PL电路10根据它的运行特征具有2个互补输出。如果PL电路10的2个输出中的一个，例如是高电平，那另一个输出必须是低电平。假设PL电路10根据它的“与”功能输出高电平的A·B和根据它的“与非”功能输出低电平的A·B。如上所述，在这种情况下，来自PL电路10的高电平变成弱的高电平V_DD-V_t(这里V_t是n型FET的阀值电压)并且来自PL电路10的低电平变成强的或满程高电平V_SS。该PFET Qp6此时完全导通以便于电平恢复电路50的输出60具有强的或全程高电平V_DD。此时，反馈电路56的PFET Qp7同样导通以便于反相器52的输入从弱的高电平V_DD-V_t变为强的或是全程高电平V_DD。结果是，反相器52的PFET Qp5被强的或全程高电平完全截止因此没有漏电流通过PFET Qp5。反相器52的NFET Qn5同样被强的或全程高电平完全导通。所以，通过电平恢复电路50的输出58为一个强或全程低电平。

相反，当PL电路10在它的“与”功能基础上输出低电平A·B以及在它的“与非”功能基础上输出弱高电平V_DD-V_t的A·B时，PFET Qp5此时完全导通以便于电平恢复电路50的输出58具有强的或全程高电平V_DD。此时，反馈电路56的PFET Qp8同样导通以便于反相器54的输入从弱的高电平V_DD-V_t变成强或全程高电平V_DD。结果是，反相器54的PFET Qp6被强的或是全程高电平完全截止以致于没有漏电流通过PFET Qp6。反相器54的NFET Qn6同样被强的或全程高电平完全导通。所以，通过电平恢复电路50的输出60产生一个强的最大低电平。

如上所述，尽管PL电路10的一个输出是弱高电平，来自电平恢复电路50的正反馈信号提供到施加弱高电平的反相器的输入端并且该弱高电平变成强的或全程高电平。另外，没有漏电流通过该反相器，因而从EEPL可以获得一个强的或全程高电平输出。

与图2的CPL相比，因为，除了2个反相器52和54，本发明EEPL中的电平恢复电路50还包括2个组成正反馈电路56的PFET，所以它进一步增加了芯片面积。但是，因为EEPL中的PFET的作用是开关元件，所以每个PFET的尺寸可以是最小的。在EEPL中额外FET的芯片面积的增加可以忽略。与图3的SRPL电路相比，EEPL电路运行稳定且与FET的尺寸无关。所以，与SRPL电路相比，该EEPL电路可以设计成具有更小的芯片尺寸。如图6和7所示，该EEPL电路与常规电路相比在高速运行情况下具有较低的功耗。

图5示出了采用本发明的EEPL电路的1位全加器。该1位全加器包括2个模块，一个是功能块100，用于执行输入的加法功能，另一个是电平恢复模块200，用于将来自功能块100的弱高电平恢复到一个强的或全程高电平信号。该功能块100执行3位输入信号“A”、“B”和“C”的加法功能并输出一个和值信号Q，一个进位信号T和互补信号Q和T。这里，输入“A”是一个最大有效值(MSB)而输入“B”是最低有效位(LSB)。

功能块100是由5个PL电路110,120,130,140和150组成，每个PL电路包括4个NFET。PL电路110有NFETMn1-Mn4。NFET Mn1的漏极接收LSB“C”，NFET Mn2的漏极接收LSB“C”的互补信号“C”。NFET Mn1和Mn2的栅极分别接收下一位信号“B”和互补信号“B”而它们的源极彼此相连。NFET Mn3的漏极接收信号“C”而NFET Mn4的漏极接收信号“C”。NFET Mn3和Mn4分别接收位信号“B”和互补信号“B”并且它们的源极彼此相连。从PL电路110中产生部分和信号“P”和它的互补信号“P”。

PL电路120包括NFET Mn5-Mn8。NFET Mn5的漏极接收部分和信号“P”并且NFET Mn6的漏极接收信号“P”。NFET Mn5和Mn6的栅极分别接收MSB信号“A”和互补信号“A”并且它们的源极彼此相连。NFET Mn7的漏极接收信号“P”而NFET Mn8的漏极接收信号“P”。NFET Mn7和Mn8的栅极分别接收位信号“A”和互补信号“A”并且它们的源极彼此相连。从PL电路和120产生的和信号“Q”和其互补信号提供给模块200的第一电平恢复电路210。

PL电路130有NFET Mn9-Mn12。NFET Mn9的漏极接收MSB信号“A”而NFET Mn10的漏极接收LSB信号“C”。NFET Mn9和Mn10的栅极分别接收下一位信号“B”和其互补信号“B”并且它们的源极彼此相连。NFET Mn11的漏极接收LSB信号“C”而NFET Mn12的漏极接收MSB信号“A”。NFET Mn11和Mn12的栅极分别接收位信号“B”和互补信号“B”并且它们的源极彼此相连。从PL电路130中产生一个部分和值信号“R”和其互补信号“R”。

PL电路140包括NFET Mn13-Mn14。NFET Mn13的漏极接收信号“A”而NFET Mn14的漏极接收信号“C”。NFET Mn13和Mn14的栅极分别接收信号“B”和其互补信号“B”并且它们的源极彼此相连。NFET Mn15的漏极接收信号“C”而NFET Mn16的漏极接收信号“A”。NFET Mn15和Mn16的栅极分别接收位信号“B”和其互补信号“B”并且它们的源极彼此相连。从PL电路140产生一个部分和信号“S”和互补信号“S”。

PL电路150包括NFET Mn17-Mn20。NFET Mn17从PL电路130接收部分和信号“R”并且NFET Mn18接收部分和信号“R”的互补信号“R”。NFET Mn17和Mn18的栅极分别接收信号“A”和其互补信号“A”并且它们的源极彼此相连。NFET Mn19的漏极从PL电路140接收部分和信号“S”而NFET Mn20的漏极接收部分和信号“S”的互补信号“S”。NFET Mn19和Mn20的栅极分别接收信号“A”和其互补信号“A”并且Mn19和Mn20的源极彼引相连。从PL电路150中产生的进位信号“T”和其互补信号“T”并被提供到模块200的第二电平恢复电路220。

再参考图5，每个电平恢复电路210和220包括2个CMOS反相器211和212，或221和222,2个输入214和215，或224和225，以及2个输出216和217，或226和227。在电路210中，反相器211的输入端214与PL电路120的NFET Mn5和Mn6的源极连接点相连。从反相器211的输出216产生和信号SUM的互补信号SUM。反相器212的输入215与PL电路120的NFET Mn7和Mn8的源极连接点相连。从反相器212的输出217产生该和信号SUM。正反馈电路213包括2个PFET Mp23和Mp24。PFET Mp23的源-漏沟道连接。在反相器212的输入215和反相器211的输出216之间，并且Mp23的栅极与反相器211的输入214相连。PFET Mp24的源-漏沟道连接于反相器211的输入214和反相器212的输出217之间，并且Mp24的栅极与反相器212的输入215相连。

同样在电平恢复电路220中，反相器221的输入224与PL电路150的NFET Mn17和Mn18的源极连接点相连。从反相器221的输出226产生进位信号CARRY的互补信号CARRY。反相器222的输入225与PL电路150的NFET Mn19和Mn20的源极连接点相连，从反相器222的输出227的产生该进位信号CARRY。正反馈电路223包括2个PFET Mp27和mp28。PFET Mn27的源-漏沟道连接于反相器222的输入225与反相器221的输出226之间，Mp27的栅极与反相器221的输入224相连。PEFT的源-漏沟道连接于反相器221的输入224和反相器222的输出227之间，并且其栅极与反相器222的输入225相连。

现描述图5中所示的1位全加器的运行。功能块100的PL电路110接收低级位信号“B”和“C”以及其互补信号“B”和“C”，并且执行输入信号的加法功能从而产生-个和信号“P”和它的互补信号“P”。当采自PL电路110的部分和信号“P”和“P”利用PL电路120与MSB信号“A”和“A”相加时，其结果是来自PL电路120的和信号Q和Q。这些和信号Q和Q分别提供到电平恢复电路210中的反相器211和212的输入214和215。此时，和信号Q和Q之一是弱高电平(V_DD-V_t)。该弱高电平被电平恢复电路210改变为一个强的或全程高电平。最后，从电平恢复电路210中产生强的或全程高电平的和信号SUM和其互补信号SUM。

同样，PL电路130接收输入信号“A”,“B”,“C”和“B”以产生部分和信号R和其互补信号“R”，而PL电路140接收输入信号“B”，“A”,“B”和“C”以产生部分和信号S和其互补信号S。来自PL电路130和140的部分和信号“R”,“R”,“S”和“R”利用PL电路150与MSB信号“A”和“A”相加。其结果是从PL电路150中产生进位信号“T”和其互补信号“T”。该进位信号“T”和“T”提供给电平恢复电路220。此时，进位信号CARRY和CARRY的其中一个是弱高电平(V_DD-V_t)。该弱高电平被电平恢复电路220变成一个强的或全程高电平。最后，从电平恢复电路220中产生强的或全程高电平的进位信号CARRY和其互补信号CARRY。可以理解n位全加器包括n个如图5所示有规则排列的1位全加器，随后的表格显示了使用常规PL或本发明的EEPL电路的全加器的能量消耗特性。假设每个全加器是由现有技术中已知的0.6μm CMOS技术装配的，并且它的电源电压V_DD是3.3伏，以负载电容C_L是30fF。还假设，在用于每个1位全加器的电平恢复电路中的反相器中，每个PFET的尺寸是W/L=5.4/0.7，每个NFET的尺寸是W/L=1.7/0.6。

                   表

晶体管数目相对芯片面积延迟(ns)功率(μw/100 MHz)功率消耗(pJ)相对能量消耗面积·能量消耗 CPL(M=1)    28    1 1.28 148.4 0.19 1 1 SRPL(M=1)    28    2.19 0.89 123.6 0.11 0.40 0.87 EEPL(M=1)    32    1.15 1.12 89.3 0.10 0.46 0.52

图6和图7是分别表示相对于NMOS器件的标准W/L比的延迟图和表示相对于NMOS器件标准W/L的能量图，以便于解释现有技术和本发明的旁路晶体管逻辑电路的特性。

从图7中可以看出，当常规的SRPL电路的PL电路中的每个NFET增加尺寸时，该SRPL电路具有较低的能量消耗。但是，本发明的EEPL电路具有能量消耗而不必考虑NFET的尺寸。所以，与惯用的SRPL或PL电路相比，根据本发明的EEPL的能量消耗可以认为是减少了。