一种基于FPGA的异构神经网络计算加速器设计方法

摘要

本发明属于计算机技术领域，提供一种基于FPGA的异构神经网络计算加速器设计方法，该方法适用于大规模的深度神经网络算法加速，方法包括如下步骤：CPU读取神经网络的相关参数，并依据得到的信息对外部存储器及卷积计算单元进行动态的配置；外部存储器将需要载入的参数和输入数据通过总线存放到输入缓存的对应位置；将参数分别交替载入到两个卷积计算单元中，并在一个卷积计算单元载入参数的同时对另一个进行计算，循环交替直到完成整个卷积神经网络的全部运算；再将最后的输出结果存放到输出缓存中，等待外部存储器进行存取。本发明利用FPGA对卷积神经网络计算单元进行组合，能够在节省资源的同时，加快平台的运算速率。