金属栅电极等效功函数调节方法

摘要

公开了一种对金属栅电极的等效功函数进行调节的方法。该方法包括：形成至少包括金属功函数层的金属栅电极配置；以及对金属栅电极配置中的至少一层进行等离子体处理。这样，可以对金属栅电极的等效功函数进行相对灵活地调节。

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种对金属栅电极的等效 功函数进行调节的方法。

背景技术

随着大规模集成电路的晶体管特征尺寸的不断缩小，高K栅介质/ 金属栅结构逐渐替代传统的二氧化硅/多晶硅栅结构。为了适应器件的多 阈值要求，一般采用双金属栅结构的设计。即，NMOSFET和PMOSFET 采用具有不同功函数的金属性材料，从而其金属栅电极的等效功函数分 别接近于硅衬底的导带边(～4.2eV)和价带边(～5.1eV)。

希望能够更加有效地调节金属栅电极的等效功函数。特别是，在后 栅工艺中，存在高K栅介质/金属栅结构的填充问题以及金属栅材料的选 择限制等。有效的调节金属栅电极的等效功函数成为了高K栅介质/金属 栅工程的重点和难点。

发明内容

本公开的目的至少部分地在于提供一种对金属栅电极的等效功函数 进行调节的方法。

根据本公开的一个方面，提供了一种对金属栅电极的等效功函数进 行调节的方法。该方法可以包括形成至少包括金属功函数层的金属栅电 极配置，以及对金属栅电极配置中的至少一层进行等离子体处理。

该方法还可以包括选择等离子体处理的条件，以实现所需的等效功 函数。等离子体处理的条件可以包括等离子体功率、等离子体处理时间、 等离子体处理气氛及压强中的一项或多项。例如，等离子体功率为约 10W至约1000W，等离子体处理时间为约1秒至约30分钟，等离子体 处理气氛包括约1∶50至约50∶1的N₂∶H₂等，等离子体处理气体压强为约 1torr至100torr。

另外，金属栅电极配置还可以包括栅介质层保护层、刻蚀停止层、 阻挡层和吸氧金属层中的一个或多个。在这种情况下，对金属栅电极配 置进行等离子体处理可以包括：对金属栅电极配置中的任意一层或多层 进行等离子体处理。

金属栅电极配置可以形成在衬底上设置的栅介质层上，栅介质层可 以包括高K材料。栅介质层与衬底之间可以存在界面层。

另外，可以形成多个金属栅电极配置。在这种情况下，该方法还可 以包括：对所述多个金属栅电极配置中的一部分进行等离子体处理，而 对另一部分则不进行等离子体处理。

根据本公开的示例性实施例，对单层或多层的金属栅电极配置中的 任意一层或多层进行等离子体处理，可以有效调节金属栅电极配置的等 效功函数，并因此可以实现半导体器件的多阈值调节。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他 目的、特征和优点将更为清楚，在附图中：

图1-6是示出了根据本公开实施例的方法的简略示意图；

图7-8是示出了根据本公开另一实施例的方法的简略示意图；以及

图9是示出了一示例测试结果的曲线图。

贯穿附图，相同的附图标记可以表示相同的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描 述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中， 省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非 是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可 能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限 制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不 同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上” 时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在 居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”， 那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开的实施例，提供了一种对金属栅电极的等效功函数进行 调节的方法。具体地，可以对金属栅电极配置中的任意一层或多层进行 等离子体处理(plasma treatment)。通过改变等离子体处理的条件，例如， 等离子体功率、等离子体处理时间、等离子体处理气氛及压强等中的一 项或多项，可以实现对金属栅电极的等效功函数的有效调节。

根据本公开的实施例，金属栅电极配置至少包括金属功函数层 (metal workfunction layer)，并可以包括其他附加层，例如栅介质层保 护层(capping layer)、刻蚀停止层(etch stop layer)、阻挡层(barrier layer) 和吸氧金属层(scavenging layer)中的一个或多个。该附加层或这些附 加层在CMOS集成工艺中特别有利。金属栅电极配置中的任意一层或多 层在形成(例如，通过淀积)之后，可以向其施加等离子体，从而经受 等离子体处理。这种等离子体处理会导致金属栅电极配置在整体上表现 出的等效功函数得到调节。在对金属栅电极配置中的多层进行等离子体 处理的情况下，可以在这多层中每一层形成之后逐一施加等离子体，或 者在多层中的若干层或全部层形成之后一起施加等离子体。

在集成电路的制造中，可以对某些器件的金属栅电极配置进行等离 子体处理，而对其余器件的金属栅电极配置不进行等离子体处理。在进 行等离子体处理的器件中，可以选择不同的等离子体处理条件。这样， 可以实现器件的多阈值调节。

本公开可以各种形式呈现，以下将描述其中一些示例。

如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬 底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、 GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等， 绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进 行描述。但是需要指出的是，本公开不限于此。

在衬底1000上，例如通过淀积，可以依次形成牺牲栅介质层1018 和牺牲栅导体层1020。牺牲栅介质层1018可以包括氧化物(例如，SiO₂)， 牺牲栅导体层1020可以包括多晶硅。

之后，如图2所示，例如通过光刻，可以将牺牲栅介质层1018和牺 牲栅导体层1020构图为牺牲栅堆叠。可以牺牲栅堆叠为掩模，进行晕圈 (halo)和延伸区(extension)注入。然后，可以在栅堆叠两侧，形成 侧墙1016。例如，侧墙1016可以通过在衬底上共形淀积一层氮化物(例 如氮化硅)，并对该氮化物层进行选择性刻蚀如反应离子刻蚀(RIE)来 形成。随后，可以栅堆叠和侧墙1016为掩模，进行源/漏注入。还可以 进行退火处理，以激活注入的离子，并形成源/漏区。

然后，如图3所示，可以在图2所示的结构上形成层间电介质层1022。 例如，可以通过淀积氧化物，然后进行平坦化如化学机械抛光(CMP) 来形成层间电介质层1022。在平坦化时，可以侧墙1016为停止点，从 而可以露出牺牲栅堆叠。

接下来，如图4所示，可以通过选择性刻蚀如湿法腐蚀，去除牺牲 栅堆叠(具体地，牺牲导体层1020和牺牲栅介质层1018)。这样，就在 层间电介质层1022中在侧墙1016内侧留下了栅槽G。

随后，可以在删除G内形成真正的栅堆叠。

具体地，如图5所示，可以在图4所示的结构上，例如通过淀积， 可以依次形成高K栅介质层1004和金属栅电极配置。在该示例中，金 属栅电极配置包括金属功函数层1010。例如，高K栅介质层1004可以 包括HfO₂等，厚度为约金属功函数层1010可以包括TiAl、TiN 等，厚度为约0.5-10nm。另外，金属功函数层1010不限于图示的单层 结构，也可以包括多种金属功函数材料的叠层结构。

在图5的示例中，示出了高K栅介质层1004和金属功函数层1010 将栅槽G完全填满的示例。但是，本公开不限于此。例如，金属功函数 层1010可以形成为较薄，使得栅槽G并未完全填满。之后，还可以在 金属功函数层1010之上例如通过淀积进一步形成多晶硅或金属层等。

根据一示例，还可以在衬底1000的表面上通过淀积或热氧化形成界 面层1002。界面层1002可以包括氧化物(例如氧化硅)，厚度为约在图5的示例中，界面层1002通过热氧化形成，从而位于栅槽G底部。

在形成金属栅电极配置(在该示例中，金属功函数层1010)后，可 以对其进行等离子体处理，如图5中的箭头所示。根据一示例，可以选 择等离子体处理的条件，如等离子体功率、等离子体处理时间、等离子 体处理气氛及压强等。在此，例如可以选择约10W至约1000W的等离 子体功率，约1秒至约30分钟的等离子体处理时间，等离子体处理气氛 可以选择N₂∶H₂等，它们的比例为约1∶50至约50∶1，等离子体处理气体 压强为约1torr至100torr。本领域技术人员可以根据设计需要，适当调 节这些条件中的一项或多项，以实现所需的等效功函数。

接下来，如图6所示，例如通过回蚀，去除高K栅介质层1004和 金属栅电极配置在栅槽G之外的部分，并因此形成栅堆叠。回蚀时，可 以侧墙为停止点。

这里需要指出的是，上面以后栅工艺为例进行了描述。但是本公开 不限于此，而是也可以应用于先栅工艺。另外，在以上描述中，对于后 栅工艺本身的处理和参数没有进行详细描述。本领域技术人员可以设想 多种合适的处理和参数。

此外，在上述实施例中，金属栅电极配置示出为仅包括金属功函数 层1010。根据本公开的有利示例，为改善器件性能，金属栅电极配置还 可以包括其他附加层。例如，如图7所示，在栅介质层1004和金属功函 数层1010之间，还可以形成栅介质保护层1006和/或刻蚀停止层1008。 例如，栅介质保护层1006可以包括TiN，厚度为约0.5-3nm；刻蚀停止 层1008可以包括TaN，厚度为约0.5-8nm。一般地，栅介质保护层1006 和刻蚀停止层1008在CMOS集成工艺中特别有用。例如，栅介质保护 层1006可以防止上方的金属/金属性材料扩散到栅介质层1004中并因此 引起介电常数发生变化以及栅漏电增大等问题。另外，刻蚀停止层1008 可以用于在形成NFET和PFET的CMOS集成工艺中在刻蚀NFET区域 中的PFET材料层或者刻蚀PFET区域中的NFET材料层时起作用。

此外，在栅导体层上方，还可以形成阻挡层1012和/或吸氧金属层 1014。例如，阻挡层1012可以包括TiN，厚度为约1-7nm。阻挡层1012 可以防止下方的金属/金属性材料向上扩散引起污染。此外，吸氧金属层 1014可以包括金属如Ti，厚度为约0.5～5nm。吸氧金属层1014可以通 过吸收界面层和高K栅介质层的氧元素以及防止后续热退火工艺引入的 氧元素与界面层和高K栅介质层反应，从而降低栅介质层的等效氧化层 厚度(EOT：Equivalent Oxide thickness)。

可以按照设计，按需设置这些附加层中的一个或多个。

也即，在该示例中，金属栅电极配置至少包括金属功函数层1010， 并可以包括栅介质保护层1006、刻蚀停止层1008、阻挡层1012和吸氧 金属层1014中的一层或多层。在金属栅电极配置包括多层结构的情况下， 可以对这多层中的任意一个或多个进行等离子体处理。这种等离子处理 可以按照上述参照图5所述的方式进行。

例如，可以在形成金属栅电极配置中的某一层之后即对其进行等离 子处理。或者，可以在形成金属栅电极配置中的某两层或多层之后对它 们一并进行等离子体处理。此时，例如可以控制等离子体的功率，以使 得等离子体能够进入到这些层中。

随后，如图8所示，可以对这些层构图以形成栅堆叠，并通过后继 工艺完成器件的制作。

这里需要指出的是，参照图7和8描述的金属栅堆叠配置同样适用 于后栅工艺。

根据一示例，提供如下的金属栅电极配置，包括约0.5-10nm的TiN 金属功函数层。该金属栅电极配置形成于衬底上设置的约的 SiO₂界面层和约的HfO₂栅介质层上。此外，在金属栅电极配置 上还设置有约10-100nm的W填充层。其中，对金属栅电极配置(该示 例中，TiN层)进行等离子处理。可以选择不同的等离子体处理条件。 在此，选择了四种等离子体处理条件：(1)等离子体功率为约400W， 处理时间为约11S，气氛为约450∶350的N₂∶H₂；(2)等离子体功率为约 400W，处理时间为约7S，气氛为约450∶350的N₂∶H₂；(3)等离子体功 率为约250W，处理时间为约11S，气氛为约450∶350的N₂∶H₂；以及(4) 等离子体功率为约400W，处理时间为约11S，气氛为约600∶150的N₂∶H₂。 图5中以三角形标记示出了它们的平带电压测试结果。另外，作为对比， 图5中还以圆形标记示出了相同金属栅电极配置在未施加等离子处理时 的平坦电压测试结果。可以看出，平带电压最大漂移了约0.34eV。

有利地，本公开的技术与传统CMOS工艺兼容。因此，不需要引入 新的材料和工艺，即可实现金属栅电极的等效功函数调节。具体地，根 据本公开的示例，可以对金属栅电极配置中的一层或多层进行等离子处 理，并可以选择等离子处理的条件。另外，还可以结合等离子处理的有/ 无。于是，可以更加容易地实现多阈值器件的制造。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利 要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本公开的范围之内。