利用非平面拓扑的反熔丝元件

摘要

本发明公开了用于提供非易失性反熔丝存储器元件和其它反熔丝链路的技术。在一些实施例中，反熔丝存储器元件配置有诸如FinFET拓扑的非平面拓扑。在一些这样的实施例中，鳍状物拓扑可以被操控并且用于通过创建适合于在较低电压非易失性反熔丝存储器元件中使用的增强型发射位置来有效地提升较低击穿电压晶体管。在一个示例实施例中，提供一种半导体反熔丝设备，其包括具有配置有锥形部分的鳍状物的非平面扩散区域、位于包括所述锥形部分的所述鳍状物上的介电隔离层以及位于所述介电隔离层上的栅极材料。所述鳍状物的所述锥形部分可以例如通过氧化、蚀刻和/或烧蚀来形成，并且在一些情况中包括基区和变薄区，并且变薄区比基区薄至少50％。

说明书

背景技术

金属熔丝和反熔丝阵列通常用于非易失性互补金属氧化物半导体 (CMOS)兼容的贮存器。例如，诸如可编程只读存储器(PROM)和单 次可编程只读存储器(OTPROM)的可编程存储器设备一般通过破坏存储 器电路内的链路(经由熔丝)或创建存储器电路内的链路(经由反熔丝) 进行编程。在PROM中，例如，每一个存储单元或位单元包含熔丝和/或 反熔丝，并且通过触发这两者之一来进行编程。通常在制造存储器设备之 后并且记住特定的最终用途或应用来完成编程。一旦执行了常规的位单元 编程，它通常是不可逆的。

通常使用能够利用适当量的高电流被开路或“吹掉(blown)”的电阻 性熔丝元件来实现熔丝链路。另一方面，利用两个导体层或端子之间的非 传导材料(例如，二氧化硅)的薄阻挡层来实现反熔丝链路，以使得当将 足够高的电压施加在端子之间时，二氧化硅或其它这样的非传导材料被有 效地变为短路或者以其它方式变为位于这两个端子之间的低电阻传导路 径。用于在对存储器进行编程时使用的常规反熔丝链路与许多重要的问题 相关联。

附图说明

图1说明了典型的平面反熔丝晶体管结构的透视图。

图2a和2b分别说明了根据本发明示例实施例配置的FinFET反熔丝 晶体管结构的透视图。

图3a例示了根据本发明示例实施例如何通过鳍状物拓扑来调整 FinFET反熔丝晶体管结构的击穿电压。

图3b-3d说明了根据本发明示例实施例配置的示例FinFET反熔丝晶体 管结构鳍状物拓扑。

图4说明了根据本发明示例实施例用于制造FinFET反熔丝晶体管结 构的方法。

图5-16说明了根据本发明示例实施例配置的通过执行图4的方法产生 的示例结构。

图17说明了根据本发明示例实施例实现有一个或多个FinFET反熔丝 晶体管结构的计算系统。

如将认识到的，附图不一定按照比例绘制或者意在将请求保护的本发 明局限于所示的具体配置。例如，尽管一些附图通常指示直线、直角和光 滑表面，但是反熔丝结构的实际实现可以具有不太完美的直线、直角，并 且一些特征可以具有表面拓扑或以其它方式不光滑，假设所使用的处理设 备和技术的真实世界限制。简而言之，仅提供附图来示出示例结构。

具体实施方式

本文公开了用于提供非易失性反熔丝存储器元件和其它反熔丝链路 的技术。在一些实施例中，反熔丝存储器元件配置有诸如FinFET拓扑的 非平面拓扑。在一些这样的实施例中，鳍状物拓扑能够被操控并且用于通 过创建适合于在较低电压非易失性反熔丝存储器元件中使用的增强型发射 位置来有效地提升较低击穿电压晶体管。然而注意到，根据本公开，许多 其它半导体反熔丝元件应用将是明显的，并且请求保护的本发明并不意在 局限于存储器应用。

一般概述

如前面提到的，用于在对存储器进行编程时使用的常规反熔丝链路与 许多重要的问题相关联。例如，典型地使用多晶硅熔丝、金属熔丝和氧化 物反熔丝来构造单次可编程(OTP)存储器阵列。部分地由于对元件进行 熔断所需的大电流(例如，数十毫安的电流)，多晶硅和金属熔丝阵列传统 上比氧化物反熔丝阵列具有更大的覆盖区。氧化物反熔丝目前依赖于与栅 极耦合的栅极氧化物来形成熔断元件，并且典型地在平面技术上构建，例 如如图1所示的，该平面技术通常包括用于源区和漏区的扩散层以及形成 在扩散层的顶部上并且通过氧化物层与该扩散层绝缘的栅极。如可以看到 的，反熔丝结构的氧化物击穿具有在这样的平面拓扑中的栅极之下的任何 地方发生的相等概率。

此外，增加数字版权管理和安全要求通常使用于数字机顶盒的加密只 读存储器(例如，高带宽数字内容保护或HDCP密钥)的大阵列和其它这 样的内容受保护设备成为必需。在给定的典型代码存储或数字安全应用中 被支持的所要求的反熔丝元件的数量从先前代中的数十位增长到未来代的 数十兆位的预估尺寸(projected size)。当使用常规反熔丝架构实现时，这 样的大存储阵列暗示相当大的裸片尺寸损失。此外，成功地对这样的反熔 丝元件进行编程所需的功率增加了电路复杂性，并且功耗本身也增加。

与常规平面反熔丝结构相反，本发明的实施例使用非平面FinFET反 熔丝拓扑。通过利用FinFET晶体管架构的几何形状，能够降低创建晶体 管的硬击穿所需的电压，这适合于反熔丝存储器操作。具体地说，FinFET 反熔丝拓扑可以用于创建或以其它方式增强栅极隔离电介质中的高电场区 域，这顺次用于降低反熔丝元件的击穿电压。FinFET是在半导体材料的薄 条(通常被称为鳍状物)周围构建的晶体管。晶体管包括标准场效应晶体 管(FET)节点，包括栅极、栅极隔离电介质以及源区和漏区。设备的传 导通道存在于栅极隔离电介质之下的鳍状物内。具体地说，电流沿着鳍状 物的两个侧壁(垂直于衬底表面的侧面)并且沿着鳍状物的顶部(平行于 衬底表面的侧面)流动。因为这样的配置的传导通道基本上沿着鳍状物的 三个不同的外平面区域存在，因此这样的FinFET设计有时被称为三栅极 FinFET。其它类型的FinFET和非平面配置也可以用于实现本发明的实施 例，如根据本公开将认识到的，例如其中传导通道主要沿着鳍状物结构的 两个侧壁存在的双栅极FinFET。

根据一个这样的示例实施例，FinFET晶体管的鳍状物宽度被调整或以 其它方式成形，以使得在鳍状物的顶部或上部处创建高电场，这有利地降 低了熔丝元件的击穿。在其它实施例中，在鳍状物的中间部分或下部处创 建高电场。在又一些其它实施例中，可以在鳍状物的两个或多个顶部、中 间部分和下部的组合处创建高电场。可以使用任意数量的鳍状物调整方案， 只要能够以期望的击穿电压形成可操作的短路(或者在某一期望范围内的 击穿电压)。在这一意义上，晶体管鳍状物/扩散形状可以被修改以便创建 期望的发射位置。这样的优化在标准平面晶体管架构上是不可能的。

可以按照多种方式对鳍状物进行成形。在一个具体的示例实施例中， 在硅鳍状物结构上生长厚的热自然氧化物，这创建一种几何形状，其中鳍 状物的顶部由于在二氧化硅(SiO2)的形成期间的硅消耗而有效地变为被 挤压或以其它方式变窄。扩散/鳍状物宽度和长度的这种挤压/变窄局部地 降低了该特定结构的击穿电压，从而提供根据本发明实施例的增强型发射 反熔丝元件。在其它实施例中，可以例如通过蚀刻或激光修剪来提供期望 的鳍状物形状。在更通常的意义上，可以使用将选择性地使鳍状物变窄到 期望程度的任何适当的成形技术。

FinFET反熔丝结构

图2a和2b分别说明了根据本发明示例实施例配置的FinFET反熔丝 晶体管结构的透视图。每一个结构通常包括标准FET节点，包括栅极、栅 极隔离电介质和配置有如图所示的鳍状物的扩散区(用于源区和漏区)。如 前面解释的，设备的传导通道可以存在于栅极隔离电介质之下的鳍状物的 外侧面上，通常可以包括鳍状物的两个或三个侧面。通常，每一个FinFET 反熔丝晶体管结构的击穿电压取决于鳍状物本身的厚度。在这一意义上， 图2a所示的反熔丝结构配置有具有非锥形上部的鳍状物，并且具有较高的 击穿电压，而图2b所示的结构配置有具有锥形上部的鳍状物，并且具有相 对较低的击穿电压。如本文解释的，可以调节锥形的程度以便提供期望的 击穿电压。

扩散材料可以是任何适当的半导体材料，例如以硅或硅锗为例。如通 常进行的，可以对源区和漏区进行掺杂。例如，在一些情况下，可以使用 注入/扩散工艺或蚀刻/沉积工艺来形成源区和漏区。在前者的工艺中，可 以将诸如硼、铝、锑、亚磷或砷的掺杂剂离子注入到衬底中以便形成源区 和漏区。离子注入工艺一般跟随有退火工艺，其激活掺杂剂并且使它们进 一步扩散到衬底中。在后者的工艺中，可以首先蚀刻衬底以便在源区和漏 区的位置处形成凹槽。可以接着执行外延沉积工艺以便使用诸如硅锗或碳 化硅的硅合金来填充凹槽，从而形成源区和漏区。在一些实现中，外延沉 积的硅合金可以利用诸如硼、砷或磷的掺杂剂进行原位掺杂。在进一步的 实现中，可以将诸如锗或III-V族材料或合金的可选材料沉积到凹槽中以 便形成源区和漏区。栅极隔离电介质可以例如是任何适当的氧化物，例如 SiO2或高k栅极介电材料。高k栅极介电材料的示例例如包括氧化铪、氧 化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化 钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。 在一些实施例中，当使用高k材料时，可以对栅极介电层执行退火工艺以 便提高它的质量。在一些具体的示例实施例中，高k栅极介电层可以具有 在到大约(例如)厚度范围内的厚度。在其它实施例中， 栅极介电层可以具有氧化物材料的一个单层的厚度。通常，栅极隔离电介 质的厚度应该足以使栅极电极与相邻的源极触点和漏极触点电隔离，直到 达到期望的击穿(或编程)电压。在一些实施例中，可以对高k栅极介电 层执行诸如退火工艺的额外处理，以便提高高k材料的质量。栅极材料可 以例如是多晶硅、氮化硅、碳化硅或金属层(例如，钨、钛、氮化物、钽、 氮化钽)，尽管也可以使用其它适当的栅极电极材料。在一些示例实施例中， 可以是随后针对替代金属栅极(RMG)工艺被移除的牺牲材料的栅极材料 具有在到(例如)范围内的厚度。可以例如使用常规沉 积工艺来沉积栅极隔离电介质和栅极材料中的每一个，该常规沉积工艺例 如是化学气相沉积(CVD)、原子层沉积(ALD)、旋压沉积(SOD)或物 理气相沉积(PVD)。也可以使用可选的沉积技术，例如，可以热生长栅极 隔离电介质和栅极材料。如根据本公开将认识到的，任何数量的其它适当 的材料、几何形状和形成工艺可以用于实现本发明的实施例，以便提供如 本文描述的增强型反熔丝设备。

在一个示例实施例中，通过执行图2a所示的鳍状物的氧化，并且在栅 极形成之前，能够创建图2b所示的锥形鳍状物结构。鳍状物/扩散的变窄 (例如在氧化工艺期间由硅消耗产生)在鳍状物的顶部处创建发射点。在 其它示例实施例中，通过选择性地蚀刻(例如，湿法/干法蚀刻工艺)鳍状 物的至少一部分来提供锥形鳍状物结构。在一些示例实施例中，更陡峭的 鳍状物拓扑有效地使击穿电压降低20％或更多，这转化为在较低电压/功率 处较高的反熔丝阵列编程产量。扫描电子显微镜(SEM)或透射电子显微 镜(TEM)横截面可以用于显示成形的鳍状物拓扑以便提供如本文描述的 增强型击穿能力。

收集了其中鳍状物宽度对称地减小的实验数据。在图3a中反映了这一 数据，图3a例示了根据本发明示例实施例的鳍状物拓扑如何调整FinFET 反熔丝晶体管结构的击穿电压。如可以看到的，图3a的可变性曲线示出了 晶体管击穿电压从最宽鳍状物(最右边的组，具有大约3.5伏的平均击穿 电压)到最窄鳍状物(最左边的组，具有大约2.8伏的击穿电压)的单调 降低。在这些示例中，观察到使栅极对衬底短路所需电压的大约20％的降 低。击穿电压的这一局部化降低可以用于增强氧化物反熔丝可编程性并且 降低构建存储器阵列的电路开销。

图3b-3d说明了根据本发明示例实施例配置的示例FinFET反熔丝晶体 管结构鳍状物拓扑。如可以看到的，每一个鳍状物具有从浅沟槽隔离(STI) 延伸的锥形部分，每一个锥形部分包括基区和变薄区。图3b所示的FinFET 反熔丝晶体管结构具有比基区薄大约50％的变薄区。如可以进一步看到的， 图3c所示的FinFET反熔丝晶体管结构具有比基区薄大约75％的变薄区， 并且图3d所示的FinFET反熔丝晶体管结构具有比基区薄大约90％(或更 多)的变薄区。这些示例中锥形的弯曲性质通常是用于引起变薄的热氧化 工艺的结果。在其它实施例中，锥形可以更加陡峭和有角度的，例如当通 过蚀刻工艺形成或以其它方式进行细化时。氧化和/或蚀刻工艺的组合可以 用于提供任何数量的期望的鳍状物形状(例如，其中鳍状物的中间部分变 薄的沙漏形状、其中沿着鳍状物存在多个变薄的点的成珠项链形状等等)。

因而，本发明的一个实施例允许例如将可扩展的低功率非易失性反熔 丝存储器元件集成到高k/金属栅极非平面CMOS工艺技术中。这样的实施 例能够例如在其中需要非易失性存储器元件的任何数量的应用中使用。在 更通常的意义上，本发明的实施例能够在其中采用反熔丝元件的任何集成 电路应用中使用。

方法学

图4说明了根据本发明示例实施例用于制造FinFET反熔丝晶体管结 构的方法。图5-16示出了参考所述方法将被提及的相对应的结构。根据本 公开，许多变化将是明显的，并且请求保护的本发明并不意在局限于任何 特定的工艺或配置。

该方法包括形成一个或多个鳍状物，并且使用隔离电介质(例如，SiO₂) 填充401因而产生的沟槽。可以按照多种方式来执行鳍状物和隔离电介质 的形成。在一个示例实施例中，鳍状物和隔离电介质形成为如图5到图10 所示，每一幅图示出了横截面侧视图，其中横截面平行于鳍状物。如可以 在图5中看到的，提供衬底。衬底可以例如是通过在其中形成多个鳍状物 结构而被制备用于随后的半导体工艺的空白衬底。可选地，衬底可以是部 分形成的半导体结构，例如，将使用至少一个鳍状物结构在该半导体结构 上形成漏区、源区和栅区。这里可以使用任何数量的适当衬底，包括块衬 底、绝缘体上半导体衬底(XOI，其中X是诸如Si、Ge或富含Ge的Si 的半导体材料)和多层结构，并且尤其是在随后的栅极图案化工艺之前其 上形成有鳍状物的那些衬底。在一个具体的示例情况中，衬底是硅块衬底。 在其它实现中，可以使用可选的材料来形成半导体衬底，该可选的材料可 以与硅组合或者可以不与硅组合，包括但不局限于锗、锑化铟、碲化铅、 砷化铟、磷化铟、砷化镓或锑化镓。被分类为III-V族或IV族材料的另外 的材料也可以用于形成衬底。尽管这里描述了可以用其形成衬底的材料的 几个示例，但是可以用作可以在其上构建半导体设备的基座的任何材料都 落在请求保护的本发明的精神和范围内。

图6说明了根据本发明一个实施例图5的衬底上的硬掩模的沉积和图 案化。这可以使用标准光刻法来执行，标准光刻法包括多个硬掩模材料(例 如以二氧化硅、氮化硅和/或其它适当的硬掩模材料为例)的沉积、对位于 将暂时保留以便保护鳍状物的下层区域(例如，晶体管设备的扩散或有源 区)的硬掩模的一部分上的抗蚀剂进行图案化、蚀刻以便移除硬掩模的未 掩蔽(无抗蚀剂)部分(例如使用干法蚀刻或其它适当的硬掩模移除工艺)， 并且然后剥离图案化抗蚀剂材料，从而留下如图所示的图案化掩模。在一 个具体的示例实施例中，因而产生的硬掩模是配置有氧化物的底层和氮化 硅的顶层的标准双层硬掩模，并且包括三个位置(以便提供三个鳍状物， 在这一示例情况中)，但是在其它实施例中，取决于被制造的特定有源设备， 可以不同地配置硬掩模。在具有硅衬底的一个具体的示例实施例中，硬掩 模被实现有自然氧化物的底层(硅衬底的氧化)和氮化硅的顶层。可以使 用任何数量的硬掩模配置，如将明显的。

如可以在图7中看到的，浅沟槽被蚀刻到衬底的未掩蔽部分中。浅沟 槽蚀刻可以使用标准光刻法实现，该标准光刻法包括湿法或干法蚀刻或蚀 刻的组合，如果期望。沟槽的几何形状(宽度、深度、形状等等)可以从 一个实施例到下一个实施例改变，如将认识到的，并且请求保护的本发明 并不意在局限于任何特定的沟槽几何形状。在具有硅衬底和实现有底部氧 化物层和顶部氮化硅层的两层硬掩模的一个具体的示例实施例中，干法蚀 刻用于形成在衬底的顶部表面下大约到的沟槽。可以使用任 何数量的沟槽配置，如将明显的。

如可以在图8中看到的，随后使用任何数量的标准沉积工艺，沟槽被 填充有隔离介电材料。在具有硅衬底的一个具体的示例实施例中，隔离介 电材料是SiO2，但是任何数量的适当隔离介电材料可以用于形成这里的浅 沟槽隔离(STI)结构。通常，可以例如基于与衬底材料的自然氧化物的兼 容性来选择用于填充沟槽的所沉积的或以其它方式生长的隔离介电材料。 注意到，栅极沟槽本质上可以是圆形或多边形，并且对沟槽“侧面”的任 何提及意在指代任何这样的配置，并且不应该被解释为暗示特定几何形状 的结构。例如，沟槽侧面可以指代在圆形沟槽上的不同位置或者多边形沟 槽的分立侧面或者甚至在多边形沟槽的一个分立侧面上的不同位置。在更 通常的意义上，沟槽“表面”指代所有这样的沟槽侧面以及沟槽的基底(底 部)。

图9例示了如何使用例如CMP或能够平面化结构的其它适当的工艺 来平面化隔离电介质。在所示的具体的示例实施例中，硬掩模可以被完全 移除，特别是在意在用于如本文描述的反熔丝元件的鳍状物之上。然而注 意到，这样的反熔丝元件可以结合意在用作传统晶体管(具有不包括超过 晶体管的击穿电压的期望用途的晶体管)的其它结构来使用。对于这些鳍 状物，可以执行平面化以便留下硬掩模的一部分，这可以用作栅极钝化层 或氧化物。

图10例示了如何进一步图案化该结构，以使得能够蚀刻STI中的隔 离介电材料，以便使STI隔离介电材料凹陷于鳍状物结构之下。这些凹陷 的区域提供对于晶体管的源区/漏区的隔离。因而产生的结构可以包括由任 何适当的隔离介电材料隔离的任何数量的鳍状物(一个或多个)。

如一般进行的，使用光刻法来制造在图5-图10中阐释的这一示例鳍 状物结构。在其它实施例中，注意到，鳍状物可以外延地生长，如有时进 行的，例如在发明名称为“Epitaxial Fabrication of Fins for FinFET Devices” 的美国专利申请公开号2008/0157130中描述的。在这样的情况下，在制造 工艺中将鳍状物有效地形成为层。通过形成鳍状物层，经过控制用于形成 鳍状物层的工艺而不是光刻工艺来确定鳍状物厚度。例如，如果鳍状物使 用外延工艺生长，则将通过外延的生长动态来确定鳍状物的厚度。其鳍状 物宽度经过层形成而不是光刻法进行确定的FinFET可以提供改善的最小 特征尺寸和组装密度。在其它实施例中，可以通过经由切割或烧蚀对材料 的移除来制造鳍状物，例如使用激光或者能够精细切割半导体材料的其它 合适的工具。因而产生的鳍状物几何形状通常根据所使用的形成技术以及 基区的期望厚度来改变。

一旦如上所述或者通过任何其它适当的工艺形成了鳍状物，图4的方 法就继续到将钝化层沉积403到鳍状物和隔离电介质上，如在图11的示例 中最好地示出的。钝化材料用于保护衬底材料在氧化工艺期间免受消耗， 并且可以例如是氧化物或氮化物。钝化材料可以使用CVD、ALD、SOD 或PVD形成，或者可以被热生长。在一个具体的示例实施例中，钝化材料 是具有在5nm到10nm范围内的厚度的二氧化硅或氮化硅的CVD层，尽 管可以使用适合于在随后的工艺期间保护下层衬底的任何厚度，如将认识 到的。

该方法继续到图案化和蚀刻405钝化层以便暴露将用于形成反熔丝设 备的一个或多个鳍状物，如在图12中最好地示出的。如在这一示例中可以 看到的，可以在被保护免受钝化蚀刻的区域之上提供蚀刻块(光致抗蚀剂)。 可以例如使用标准光刻法来提供蚀刻块。在一种这样的情况下，光刻工艺 通常包括在钝化层的表面上形成光致抗蚀剂层，并且然后在涂有抗蚀剂的 区域之上定位掩模。掩模配置有铬的不透光(不透明)区域和石英的透光 (透明)区域。然后将来自光源(例如，紫外光或深紫外光等等)并且经 由光学透镜系统聚焦的辐射施加到掩模。光穿过透明掩模区域并且使下层 光致抗蚀剂层曝光，并且由不透明掩模区域阻挡以便使光致抗蚀剂层的那 些下层部分未曝光。取决于所使用的特定工艺，然后能够移除光致抗蚀剂 层的曝光或未曝光区域，从而使图案化的抗蚀剂层留在钝化层上，这顺次 允许钝化层的随后处理(在这种情况下，蚀刻)。可以例如使用干法或湿法 蚀刻来执行钝化蚀刻以便移除未阻挡的钝化材料(例如，氧化物/氮化物) 层。因而，在这一示例情况下，在这一钝化蚀刻之后，一些鳍状物保持被 钝化层保护，并且那些鳍状物可以随后用于非反熔丝目的。在其它实施例 中，所有鳍状物都可以用作反熔丝，如果期望。在这样的实施例中，注意 到，根据需要，可以消除或以其它方式跳过钝化层的沉积、图案化和蚀刻 (例如，如在图4的403和405处描述的)。

一旦完成了鳍状物上的任何期望的图案化，该方法就可以继续到使鳍 状物成形以便提供适合于在较低电压非易失性反熔丝存储器元件中使用的 增强型发射位置的区域。在这一示例实施例中，通过进行407热氧化工艺 以便消耗鳍状物材料并且提供锥形鳍状物形状来执行这一成形，如在图13 中最好地示出的。可以使用任何适当的氧化工艺，并且氧化参数将从一种 情况到下一种情况改变。例如，可以在500℃到1100℃范围内的温度下仅 使用氧(干法氧化)或氧和氢(湿法氧化)来执行氧化。持续时间取决于 所期望的鳍状物厚度，并且可以短至对于非常薄的膜(例如到在低温(例如500℃到800℃)下的数分钟到对于非常厚的膜(例如到在高温(例如800℃到1100℃)下的数小时。压力也可以改变， 并且可以在从0.1到2.5大气范围中的任何地方。在一个具体的示例情况中， 使用干性氧化在大气和大约800℃的温度下执行具有大约到的 原始厚度的硅鳍状物的氧化30分钟，以便提供具有大约的基区和大 约到的薄区的锥形鳍状物部分(不考虑随后经由蚀刻工艺移除的 氧化层的厚度)。注意到，消耗的氧化层将不在钝化的表面上生长，并且将 仅在暴露的鳍状物表面上生长。基于氧化的生长将消耗鳍状物材料(例如 硅或硅锗)，创建锥形鳍状物形状。回忆到可以提供任何数量的锥形形状。

这一示例实施例的方法然后继续到剥离或以其它方式移除409任何剩 余的钝化层和氧化层(使用湿法和/或干法蚀刻工艺)，如图14所示。在其 它实施例中并且如根据本公开将认识到的，注意到，氧化层和/或钝化层可 以使用相同的材料(例如二氧化硅或其它自然氧化物)实现，但是不需要 是这样。此外注意到，可以将氧化层和/或钝化层留在适当的地方以便用作 栅极氧化物，如果期望(在一些情况下，可能更期望移除这些层并且沉积 高k介电栅极电介质)。

假设氧化层和钝化层被移除，则这一示例实施例的方法可以进一步包 括在鳍状物之上提供411期望的隔离介电层，如在图15中最好地示出的。 在一种示例情况下，隔离介电材料是被沉积或生长的氧化物，例如二氧化 硅或高k氧化物或这两者的复合叠层。可以使用任何适当的介电材料。该 方法可以然后继续到标准处理和设备制造，可以进一步包括在隔离电介质 之上提供413栅极材料，如图16所示。

根据本公开，任何数量的改变将是明显的。例如，在其它实施例中， 可以使用蚀刻或其它适当的鳍状物修剪/成形工艺(烧蚀、选择性外延等等) 来完成鳍状物成形。在这样的情况下，氧化将不是必需的。可选地，可以 使用氧化和其它成形工艺(例如，蚀刻、烧蚀和/或选择性外延)的组合。

示例系统

图17说明了根据本发明一个实施例配置的计算设备1000。如可以看 到的，计算设备1000容纳母板1002。母板1002可以包括多个部件，包括 但不局限于处理器1004和至少一个通信芯片1006，该处理器1004和至少 一个通信芯片1006中的每一个可以物理和电气地耦合到母板1002或以其 它方式集成在其中。如将认识到的，母板1002可以例如是任何印刷电路板， 无论是主板还是安装在主板上的子板还是该设备1000的唯一板等等。取决 于其应用，计算设备1000可以包括一个或多个其它部件，该一个或多个其 它部件可以物理和电气地耦合到母板1002或者可以不物理和电气地耦合 到母板1002。这些其它部件可以包括但不局限于易失性存储器(例如， DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、 密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电 池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS) 设备、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储设备(例如， 硬盘驱动、压缩盘(CD)、数字通用盘(DVD)等等)。包括在计算设备 1000中的任何部件可以包括如本文描述的一个或多个FinFET反熔丝晶体 管结构。可以例如使用这些反熔丝结构以便实现非易失性存储器、校准或 定制的信号路径、启动/禁用信号、或者用于选择已通过片上性能测试的多 个冗余电路之一的电路(例如，其中在芯片上提供多个冗余电路以便提高 产量的情况)。在一些实施例中，可以将多种功能集成到一个或多个芯片中 (例如，注意到，通信芯片1006可以是处理器1004的一部分或以其它方 式集成到处理器1004中)。

通信芯片1006使能无线通信用于数据往返计算设备1000的传输。术 语“无线”及其派生词可以用于描述可以经过使用经由非固态介质的经调 制电磁辐射来通信数据的电路、设备、系统、方法、技术、通信信道等等。 该术语并不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们 可以不包含电线。通信芯片1006可以实现多种无线标准或协议中的任意一 种，包括但不局限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16 系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生物以及被 指定为3G、4G、5G和更高代的任何其它无线协议。计算设备1000可以 包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi 和蓝牙的较短距离无线通信，而第二通信芯片1006可以专用于诸如GPS、 EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长距离无线通 信。

计算设备1000的处理器1004包括封装在处理器1004内的集成电路 裸片。在本发明的一些实施例中，处理器的集成电路裸片包括板上非易失 性存储器和/或高速缓存，和/或以其它方式可通信地耦合到实现有如上所 述的一个或多个FinFET反熔丝晶体管结构的片外存储器。术语“处理器” 可以指代处理例如来自寄存器和/或存储器的电子数据以便将该电子数据 转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设 备的一部分。

通信芯片1006还可以包括封装在通信芯片1006内的集成电路裸片。 根据一些这样的示例实施例，通信芯片的集成电路裸片包括实现有如本文 描述的一个或多个FinFET反熔丝晶体管结构的一个或多个设备(例如， 片上存储器和/或使用反熔丝技术的其它片上电路)。如根据本公开将认识 到的，注意到，可以将多标准无线能力直接集成到处理器1004中(例如， 其中将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通 信芯片)。进一步注意到，处理器1004可以是具有这样的无线能力的芯片 集。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同 样，任意一个芯片或芯片集可以具有集成在其中的多种功能。

在各种实现中，计算设备1000可以是膝上型计算机、上网本计算机、 笔记本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、 移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、 娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录仪。在进一 步的实现中，设备1000可以是处理数据或使用反熔丝设备的任何其它电子 设备。

各种实施例将是明显的，并且可以在任何数量的配置中组合本文描述 的特征。本发明的一个示例实施例提供一种半导体反熔丝设备。该设备包 括具有配置有锥形部分的鳍状物的非平面扩散区域、位于包括所述锥形部 分的所述鳍状物上的介电隔离层以及位于所述介电隔离层上的栅极材料。 在一种这样的情况中，所述鳍状物的锥形部分包括基区和变薄区，并且所 述变薄区比所述基区薄至少50％。在另一种这样的情况中，所述变薄区比 所述基区薄至少75％。在另一种这样的情况中，所述变薄区比所述基区薄 至少90％。在一些情况中，非平面扩散区域包括源区和漏区。在一些情况 中，包括鳍状物的非平面扩散区域包括硅(例如，硅或硅锗，其可以被掺 杂以便提供源区和漏区)。在一些情况中，介电隔离层包括高k介电材料， 并且栅极材料包括多晶硅或金属。在一些情况中，锥形部分包括多个变薄 部分。在一些情况中，锥形部分通过氧化、蚀刻和烧蚀中的至少一种形成。 在一些情况中，反熔丝设备包括三栅极或者双栅极FinFET拓扑。另一实 施例提供一种包括具有一个或多个集成电路的印刷电路板的电子设备，其 中，该一个或多个集成电路中的至少一个包括如在本段中不同地定义的一 个或多个半导体反熔丝设备。在一种这样的情况中，该一个或多个集成电 路包括通信芯片和/或处理器中的至少一个，并且通信芯片和/或处理器中 的至少一个包括所述一个或多个半导体反熔丝设备。在另一种这样的情况 中，所述设备是计算设备。

本发明的另一实施例提供一种半导体设备。该设备包括至少一个反熔 丝元件，其包括具有配置有锥形部分的鳍状物的非平面扩散区域、位于包 括所述锥形部分的所述鳍状物上的介电隔离层以及位于所述介电隔离层上 的栅极材料。该设备进一步包括至少一个晶体管元件，包括具有非锥形鳍 状物的非平面扩散区域。在一些情况中，介电隔离层也位于所述非锥形鳍 状物上，并且栅极材料也位于所述非锥形鳍状物上的所述介电隔离层上。 在一些情况中，所述鳍状物的锥形部分包括基区和变薄区，并且所述变薄 区比所述基区薄至少50％。在另一种这样的情况中，所述变薄区比所述基 区薄至少75％。在另一种这样的情况中，所述变薄区比所述基区薄至少 90％。在一些情况中，非平面扩散区域中的每一个包括源区和漏区。在一 些情况中，包括鳍状物的非平面扩散区域包括硅(例如，构成扩散区域的 材料，并且鳍状物是相同的材料，除了任何掺杂材料以及一种或多种任何 非实质的剩余材料以外)。在一些情况中，该设备包括多个反熔丝元件和/ 或多个晶体管元件。在一些情况中，锥形部分包括多个变薄部分。在一些 情况中，锥形部分通过氧化、蚀刻和烧蚀中的至少一种形成(例如，热氧 化加上随后的湿法和/或干法蚀刻以便完善鳍状物形状来提供期望的击穿 电压)。另一实施例提供一种包括具有通信芯片和/或处理器的印刷电路板 的计算设备(例如，智能电话或便携式计算机)，并且通信芯片和/或处理 器中的至少一个包括如在本段中不同地定义的一个或多个半导体设备。

本发明的另一实施例提供一种半导体存储器设备。该设备包括具有多 个鳍状物的非平面扩散区域，所述鳍状物的至少一个配置有锥形部分以便 提供反熔丝元件。该设备进一步包括位于所述鳍状物上的介电隔离层。该 设备进一步包括位于所述介电隔离层上的栅极材料。注意到，该设备可以 包括反熔丝元件、熔丝元件和/或晶体管元件以及适合于集成电路存储器的 其它这样的元件和电路(例如，列和行选择电路、感测/读出电路以及用于 在高电压和标称电压之间进行选择的功率选择电路)。该设备可以例如包括 在一个或多个集成电路中或者在包含额外的电路的卡内或者在设计用于执 行要求存储器的给定功能的系统中。另一实施例提供一种计算设备(例如 移动电话或平板电脑)，该计算设备包括如在本段中定义的半导体存储器设 备。

出于说明和描述的目的提供了本发明的示例实施例的前述描述。它并 不意在是排它性的或者将本发明局限于所公开的精确形式。根据本公开， 许多修改和变化是可能的。本发明的范围意在并不由这一详细描述进行限 定而是更确切地由所附的权利要求进行限定。