混合DRAM存储器及降低该DRAM存储器刷新时功耗的方法

摘要

本发明公开的一种混合DRAM存储器及降低该DRAM存储器刷新时功耗的方法，通过将非易失性存储器与DRAM主存储器相结合，并利用非易失性存储器中指定的存储单元替代DRAM主存储器中的尾端存储单元，从而大大提高了刷新周期，降低刷新频率，极大地降低了DRAM主存储器的刷新功耗。

说明书

技术领域

本发明涉及半导体器件和集成电路技术领域，具体涉及一种混合 DRAM存储器及降低该DRAM存储器刷新时功耗的方法。

背景技术

过去几十年，动态随机存储器（DRAM）的成本随着摩尔定律不断 降低。但随着特征尺寸越来越小，芯片对功耗的要求也越来越高，由 于DRAM存储电容漏电，因此必须每隔一段时间就刷新一次，并加大刷 新的功耗，如图1所示，容量较小的DRAM刷新功耗会较低，只占较少 一部分功耗，但随着DRAM容量变大，刷新功耗显著升高，这是因为特 征尺寸缩小，DRAM其他部分功耗变化不明显，但是对电容影响非常大， 因此刷新功耗显著提高；因此如何降低DRAM的刷新功耗是亟待解决的 问题。

近些年来，一些新型的DRAM结构或者存储材料被提出以解决当前 DRAM技术的缺陷。IBM公司主张用非易失性存储器相变存储器（PCM） 与DRAM结合形成一种混合存储器。虽然PCM是非易失性存储器，且功 耗非常低，但由于PCM写入时间与所写数据有关，因此PCM的存取速度 不及DRAM，并且PCM具有写入次数的限制。为了结合二者的各自优势， 一种解决办法的主要结构，图2为一种利用非易失性存储器与DRAM结 合形成混合存储器的结构示意图；如图2所示，其中（1）为处理器， 混合存储器包括DRAM缓存，（3）PCM主存储器以及（4）PCM写时序模 块。图中可以看出，DRAM只作为高速缓存器，缓存最近使用的信息， 只有在需要时才将数据存储到PCM中。由于DRAM只是作为缓存，容量 不需要很大，PCM作为主存储介质在存储数据时无需定时刷新，因此 这种结构能够大大降低数据存储的功耗，但是由于PCM存储与读取速 度较慢，因此这种结构在整体性能上明显下降。图3为另一种利用非 易失性存储器与DRAM结合形成混合存储器的结构示意图；如图3所示， 其中（1）为处理器，混合存储器包括DRAM主存储器，非易失性存储 器以及（6）备用电池。在正常使用时DRAM仍是主要存储介质，一旦 掉电，备用大电池就会迅速将DRAM中的数据存储到非易失性存储器 中。再一次上电时，数据会自动从非易失性存储器中恢复到DRAM中。 这种结构虽然解决了DRAM易失性问题，但是依然没有降低DRAM定期刷 新数据时产生的功耗，并且成本也大大提高。

美光（Micron）提出了一种混合存储立方结构（HMC，Hybrid  Memory Cube），它基于一种硅通孔（TSV，Through-Silicon Vias） 连接的三维技术。图4为传统DRAM中层与层之间的平面结构示意图； 如图4所示，DRAM层与层之间是平面结构，层与层之间通过PAD连接， 占用大量资源。若处理器想访问DRAM层9的数据，就必须经过其他DRAM 层，例如经过DRAM层2，DRAM层5，DRAM层8才能到达DRAM9，浪费大量 时间和功耗。HMC结构如图5所示，DRAM层与层之间呈立体结构，并且 通过硅通孔（TSV）连接，无需PAD，节省了大量面积，并且大大缩短 了访问时间，例如访问DRAM层4时，无需经过其他DRAM层，直接通过 TSV即可访问，显著降低了功耗，器件的性能得到大大提高。但是这 种结构对工艺要求非常高，成本增加，并且DRAM仍然需要定时刷新， 刷新功耗仍没有降低。

中国专利（公开号：CN101216751B）公开了一种基于分布存储 结构的具有数据处理能力的DRAM装置，包括：存储器装置接口、控 制接口、处理单元、DRAM存储体、通信网络、DRAM存储体控制器、 DMA控制器，存储器装置接口用来和外部存储器总线交互数据，同 时与装置内的DRAM存储控制器及DMA控制器连接，DMA控制器、 处理单元与DRAM存储体控制器通过通信网络连接，内部DRAM存储 体控制器同时还连接内部DRAM存储器。该发明的优点在于不对数据 处理系统中其它硬件进行改动，可以作为普通存储器使用，也可以利 用程序控制具有数据处理能力的存储装置的数据处理单元，对装置内 部的数据加速处理，起到显著提高整个数据处理系统性能的效果。

中国专利（公开号：CN1424658A）公开了一种移动存储装置及 其设计方法，是使用动态随机存储器即DRAM内存芯片作为存储介质 及其设计方法，采用降低功耗措施使内存芯片的功耗降低到可以接受 的范围，使用外接电源为内存芯片供电，通过外部接口和宿主机进行 数据交换。所说的移动存储装置至少包括：(a)用来连接储存数据的 DRAM内存芯片的内存接口；(b)用来连接和宿主机进行通讯的通用通 道的外部接口控制器；(c)用来为DRAM内存芯片供电的外接直流电 源；(d)用来管理数据存取和宿主机通讯的微处理器；(e)用来为内存 芯片降低功耗的软件和硬件方法；(f)适合内存芯片存取数据的文件存 储结构。与现有技术相比，该发明的移动存储装置具有成本更低、容 量更大、速度更快、容易升级、使用寿命更长的特点。

发明内容

本发明公开的一种混合DRAM存储器及降低该DRAM存储器刷 新时功耗的方法，通过将非易失性存储器与DRAM主存储器相结合， 并利用非易失性存储器中指定的存储单元替代DRAM主存储器中的 尾端存储单元，从而大大提高了刷新周期，降低刷新频率，极大地降 低了DRAM主存储器的刷新功耗。

本发明记载了一种混合DRAM存储器，其中，包括DRAM主存 储器、非易失性存储器和逻辑检测模块；

所述DRAM主存储器与所述逻辑检测模块双向通信连接，所述 DRAM主存储器和所述非易失性存储器双向通信连接，所述逻辑检 测模块与所述非易失性存储器双向通信连接；

其中，所述逻辑检测模块检测所述DRAM主存储器的工作状态， 并根据其获取的工作状态数据于所述DRAM主存储器中设置尾端存 储单元和主存储单元，同时根据该工作状态数据设定所述DRAM主 存储器的刷新周期，且所述逻辑检测模块根据设定的刷新周期控制所 述DRAM主存储器与所述非易失性存储器之间的数据传递。

上述混合DRAM存储器，其中，所述DRAM主存储器内设置有 若干个存储单元，并预设有一间隔时间；

所述逻辑检测模块每隔一所述间隔时间即对每个所述存储单元 保持数据的时间进行检测，并根据其检测到的所述存储单元保持数据 的时间将所述存储单元划分为所述尾端存储单元和所述主存储单元。

上述混合DRAM存储器，其中，所述DRAM主存储器的刷新周 期包括第一刷新时间和第二刷新时间。

上述混合DRAM存储器，其中，所述第一刷新时间大于第二刷 新时间，且该第一刷新时间不大于所述主存储单元保持数据的时间。

上述混合DRAM存储器，其中，所述逻辑检测模块实时检测所 述DRAM主存储器的存取频率和刷新频率，并根据其检测到的存取 频率和刷新频率来判断所述DRAM主存储器的工作状态。

上述混合DRAM存储器，其中，所述DRAM主存储器的工作状 态包括繁忙状态和空闲状态；

当所述存取频率大于或等于所述刷新频率，所述DRAM主存储 器处于繁忙状态；

当所述存取频率小于所述刷新频率，所述DRAM主存储器处于 空闲状态。

上述混合DRAM存储器，其中，当所述DRAM主存储器的工作 状态为空闲状态时，所述逻辑检测模块控制所述非易失性存储器替代 所述尾端存储单元进行读取和存储数据操作，且所述逻辑检测模块设 定所述DRAM主存储器的刷新周期为第一刷新时间；

当DRAM主存储器的工作状态从空闲状态转换为繁忙状态时， 所述逻辑检测模块控制所述非易失性存储器将数据传输回所述 DRAM主存储器，所述逻辑检测模块设定所述DRAM主存储器的刷 新周期为第二刷新时间。

本发明还记载了一种降低混合DRAM存储器刷新时功耗的方 法，其中，应用于上述权利要求1～7中任意一项所述混合DRAM存 储器，该存储器包括DRAM主存储器、非易失性存储器和逻辑检测 模块，所述DRAM主存储器包括尾端存储单元和主存储单元，具体 方法如下：

所述逻辑检测模块确定所述DRAM主存储器中的尾端存储单元 和主存储单元；

当所述DRAM主存储器的工作状态为空闲状态时，所述逻辑检 测模块控制所述非易失性存储器替代所述尾端存储单元进行读取和 存储数据操作，且所述逻辑检测模块设定所述DRAM主存储器的刷 新周期为第一刷新时间；

当DRAM主存储器的工作状态从空闲状态转换为繁忙状态时， 所述逻辑检测模块控制所述非易失性存储器将数据传输回所述 DRAM主存储器，所述逻辑检测模块设定所述DRAM主存储器的刷 新周期为第二刷新时间。

上述降低混合DRAM存储器刷新时功耗的方法，其中，存储器 内设置有若干个存储单元，并预设有一间隔时间；

所述逻辑检测模块每隔一所述间隔时间即对每个所述存储单元 保持数据的时间进行检测，并根据其检测到的所述存储单元保持数据 的时间将所述存储单元划分为所述尾端存储单元和所述主存储单元。

上述降低混合DRAM存储器刷新时功耗的方法，其中，所述 DRAM主存储器的刷新周期包括第一刷新时间和第二刷新时间。

上述降低混合DRAM存储器刷新时功耗的方法，其中，所述第 一刷新时间大于第二刷新时间，且该第一刷新时间不大于所述主存储 单元保持数据的时间。

上述降低混合DRAM存储器刷新时功耗的方法，其中，所述 DRAM主存储器的工作状态包括繁忙状态和空闲状态；

当所述存取频率大于或等于所述刷新频率，所述DRAM主存储 器处于所述繁忙状态；

当所述存取频率小于所述刷新频率，所述DRAM主存储器处于 所述空闲状态。

本发明具有如下技术优势：

1、通过结合非易失性存储器和动态随机存储器，可提高动态随 机存储器的刷新周期，从而大大降低动态随机存储器所产生的功耗。

2、利用非易失性存储器替代尾端存储单元，从而大大提高刷新 周期，减低刷新频率，极大地降低动态随机存储器的刷新功耗，并且 动态随机存储器的性能几乎不受影响。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本 发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的 不当限定。在附图中：

图1为当前与未来DRAM容量与刷新功耗、非刷新功耗比例示 意图；

图2为一种利用非易失性存储器与DRAM结合形成混合存储器 的结构示意图；

图3为另一种利用非易失性存储器与DRAM结合形成混合存储 器的结构示意图；

图4为传统DRAM中层与层之间的平面结构示意图；

图5为美光提出的混合存储器立方（HMC）结构示意图；

图6为DRAM中尾端存储单元与主存储单元保持时间的示意 图；

图7为本发明混合DRAM存储器结构示意图；

图8为DRAM存储器中尾端存储单元与主存储单元随使用时间 变化的示意图；

图9为本发明混合DRAM存储器功能实现的流程图；

图10为本发明实施例三结构示意图；

图11为实施例三中刷新周期对比示意图；

图12为本发明实施例四结构示意图；

图13为实施例四中现有技术刷新周期示意图；

图14为实施例四的刷新周期示意图；

图15为现有硬盘的结构示意图；

图16为本实施例硬盘的结构示意图。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明。实 施本发明的过程、条件、实验方法等，除以下专门提及的内容之外， 均为本领域的普遍知识和公知常识，本发明没有特别限制内容。

本发明基于DRAM数据的保持时间的分布提出一种混合DRAM 存储器。数据的保持时间（retention time）直接决定了DRAM存储器 的刷新周期。研究表明，DRAM主存储器中的存储单元根据数据保 持的时间分为两部分，一部分是主存储单元，另一部分为尾端存储单 元，图6为DRAM中尾端存储单元与主存储单元保持时间示意图； 如图6所示，主存储单元的保持数据的时间可以达到1s甚至更长时 间，而只有不足1%的存储单元为尾端存储单元，它们的保持数据的 时间低于1s，甚至不到100ms。然而决定DRAM存储器刷新时间的 恰恰是保持数据能力最差的尾端存储单元（tail bit）。目前DRAM主 存储器刷新时间可以达到64ms，现在正逐步向128ms的目标迈进， 但由于工艺问题，让所有的存储单元的保持时间都达到该目标十分困 难，这也导致许多DRAM存储器工厂成本大大提高，直接导致许多 DRAM存储器工厂纷纷倒闭。随着DRAM存储器容量越做越大， DRAM存储器刷新功耗也一直居高不下。

实施例一

虽然尾端存储单元保持数据的能力非常差，但是超过99%的存储 单元保持时间却可达到1s以上。基于以上分析，本发明提出一种混 合DRAM存储器的结构，图7为本发明混合DRAM存储器结构示意 图；如图7所示,所述混合DRAM存储器包括一DRAM主存储器， 非易失性存储器以及逻辑检测模块，所述DRAM主存储器与所述逻 辑检测模块双向通信连接，可检测DRAM主存储器的工作运行状态， 比如DRAM主存储器的存取频率与刷新频率，若存取频率大于等于 刷新频率，表明DRAM主存储器处于繁忙状态，则DRAM主存储器 以原刷新模式运行，刷新周期为第二刷新时间，此时逻辑检测模块定 期对DRAM主存储器的工作状态进行检测，若刷新频率大于存取频 率，表面DRAM处于空闲状态，则DRAM主存储器将以低功耗刷新 模式运行，刷新周期为第一刷新时间；在进入低功耗刷新模式前，逻 辑检测模块主要完成以下操作：首先，DRAM主存储器中设置有若 干个存储单元，对逻辑检测模块设定一间隔时间，逻辑检测模块每隔 一间隔时间即对每个存储单元保持数据的时间进行检测，并根据其检 测到的存储单元保持数据的时间将存储单元划分为尾端存储单元和 主存储单元。

其次，确定位于DRAM主存储器中的尾端存储单元和主存储单 元，再者，DRAM主存储器和非易失性存储器双向通信连接，尾端 存储单元和非易失性存储器的数据可相互传输，将DRAM主存储器 中尾端存储单元存储的数据写入非易失性存储器中，逻辑检测模块控 制非易失性存储器替代尾端存储单元读取和存储数据；然后，逻辑检 测模块可根据主存储单元的保持时间和尾部存储单元的保持时间的 界限，对DRAM主存储器设定第一刷新时间，第一刷新时间大于第 二刷新时间，小于主存储单元的保持时间，若DRAM主存储器中自 带最差存储单元的信息，其包括尾端存储单元分布和尾端存储单元和 主存储单元的保持时间的界限，那么逻辑检测模块可以直接将DRAM 主存储器中尾端存储单元存储的数据写入非易失性存储器中，所述逻 辑检测模块控制所述非易失性存储器替代所述尾端存储单元读取和 存储数据，并对DRAM主存储器设定第一刷新时间。

由于DRAM主存储器使用时间变长，器件的性能下降，电容保 持数据能力也逐渐下降，图6中尾端存储单元和主存储单元的分布区 会整体向左平移，图8为DRAM存储器中尾端存储单元与主存储单 元随使用时间变化的示意图；如图8所示，尾端存储单元增加，DRAM 主存储器件的保持时间也降低。因此逻辑检测模块会根据所设定的间 隔时间更新主存储单元的保持时间和尾部存储单元的保持时间的界 限；例如在系统下电时，重新设定DRAM主存储器中尾端存储单元 与主存储单元，从而逻辑检测模块重新设定非易失性存储器中的存储 单元来替代新增的尾端存储单元，继而保证第一刷新时间，亦或是重 新设定第一刷新时间。

对于小容量的非易失性存储器来说，逻辑检测模块仅仅用状态机 即能实现；对于容量较大的非易失性存储器，逻辑检测模块可以采用 大容量非易失性存储器自带的微控制器（MCU）来实现，从而节省 成本；上述非易失性存储器可以选用闪存，相变存储器PCM，铁电 存储器（FeRAM），磁存储器（MRAM），可变电阻式存储器（ReRAM） 等一切非易失性的存储器，用来替代DRAM中的尾端存储单元，从 而可以大大提高DRAM主存储器的刷新时间，降低DRAM刷新所产 生的功耗。

实施例二

本实施例公开了一种混合动态随机存储器的实现方法，图9为本 发明混合DRAM存储器功能实现的流程图；如图9所示，其方法包 括：

步骤一：逻辑检测模块每隔一间隔时间即对每个存储单元保持数 据的时间进行检测，并根据其检测到的存储单元保持数据的时间将存 储单元划分为尾端存储单元和主存储单元。

步骤二：当混合DRAM存储器处于正常工作状态时，逻辑检测 模块将检测DRAM主存储器的工作状态：即DRAM主存储器是否处 于繁忙状态，比如DRAM主存储器存取频率大于等于混合DRAM的 刷新频率，此时混合DRAM的功耗主要来自对混合DRAM的存取访 问，混合DRAM的刷新功耗可忽略。此时混合DRAM仍以原刷新模 式运行；若混合DRAM中的DRAM主存储器处于空闲状态，比如 DRAM主存储器存取频率小于混合DRAM的刷新频率，那么此时混 合DRAM的功耗主要来自于DRAM主存储器的刷新功耗，混合 DRAM将进入低功耗刷新模式。

步骤三：在进入低功耗刷新模式前，逻辑检测模块控制着非易失 性存储器中的指定单元替代这些尾端存储单元读取或存储数据，若系 统下次在低功耗模式下需要将更新信息存储至DRAM主存储器中的 尾端存储单元时，所述更新信息会直接存储至非易失性存储器中的替 代单元；当下次系统在低功耗模式下需要读取DRAM主存储器中的 尾端存储单元时，系统会直接访问非易失性存储器中的指定替代单 元。

步骤四：逻辑检测模块对DRAM主存储器设定第一刷新时间， 所述第一刷新时间大于第二刷新时间，且该第一刷新时间不大于所述 主存储单元的保持时间，从而使混合DRAM处于低功耗刷新模式。

步骤五：逻辑检测模块实时检测DRAM主存储器的工作状态， 一旦DRAM从空闲状态进入繁忙状态，那么将非易失性存储器中的 数据要传输回原DRAM主存储器中的存储单元中，逻辑检测模块将 DRAM主存储器刷新时间设置为第二刷新时间,之后混合DRAM再次 进入原刷新模式。

实施例三

本实施例中的混合DRAM存储器结构应用于非易失性动态存储 器（NVDIMM）（如图3）产品，目的是为了降低内部的DRAM主存 储器的刷新功耗。相比于原NVDIMM中DRAM主存储器以原刷新 频率周期刷新，刷新时间为第二刷新时间，刷新功耗大，在掉电后通 过非易失性存储器用来存储掉电后DRAM主存储器中的数据，上电 后非易失性存储器的数据传输回DRAM主存储器中。

图10为本发明实施例三结构示意图；如图10所示。例如：DRAM 主存储器的容量为1GB，分为8个DRAM块，每个DRAM块中含有 若干个存储单元，非易失性存储器的容量为1GB，而用来替代DRAM 主存储器中的尾端存储单元的容量可能仅需32MB，其余仍然用来存 储掉电后DRAM主存储器中的数据。首先逻辑检测模块检测8个 DRAM块，并设定尾端存储单元和主存储单元保持数据时间的界限， 例如：数据保持时间低于3.2s的存储单元均为尾端存储单元，而高于 3.2s均为主存储单元。当逻辑检测单元检测到DRAM主存储器工作 在空闲状态时，逻辑检测单元将8个DRAM块中所有尾端存储单元 的数据传输到非易失性存储器中32MB的指定单元。此时需要刷新的 DRAM主存储器中的存储单元保持时间均在3.2s以上，逻辑检测模 块可以设定DRAM主存储器的8个DRAM块都以3.2s的第一刷新时 间进行刷新。相比原来第二刷新时间每64ms就要刷新一次，刷新频 率足足降低了50倍，大大降低了刷新功耗；图11为实施例三中刷新 周期对比示意图；如图11和表1所示。由于尾端存储单元所占比例 非常低，大部分数据仍位于原DRAM主存储器中的主存储单元内。 当DRAM主存储器处于低功耗刷新模式下，若访问频率远远小于刷 新频率（64ms），而向非易失性存储器中写入数据的时间非常短（大 约为几十毫秒），因此写入数据的性能不受影响；又因为非易失性存 储器数据读取速度相对DRAM主存储器较慢，因此从非易失性存储 器中读取数据的速度会有所降低，但是由于尾端存储单元所占比例非 常小，仅为32mb，因此这种混合DRAM主存储器的性能几乎不受影 响。

  刷新周期 功耗 原刷新模式 64ms 刷新功耗高 低功耗刷新模式 3.2s 刷新功耗非常低

表1

实施例四

本实施例的混合DRAM存储器应用于混合存储器立方结构 （HMC）的DRAM（图5），可以降低其刷新功耗，图12为本发明 实施例四结构示意图；如图12所示，非易失性存储器和逻辑检测模 块位于DRAM逻辑芯片层中，假设DRAM主存储器的容量为1GB， 其包括8个DRAM层，分别为DRAM层0至DRAM层7，非易失 性存储器的容量可为32MB。由于DRAM逻辑芯片可通过硅通孔 （TSV）直接访问每个DRAM层，由于每个DRAM层中尾端存储单 元分布和存储单元保持时间均不同，逻辑检测模块可针对每个DRAM 层分别检测并设定不同的尾端存储单元与主存储单元保持数据时间 的界限，当DRAM主存储器处于低功耗模式下，不同的DRAM层中 尾端存储单元的数据均被写入非易失性存储器中的指定单元，而不同 的DRAM层可在不同的第一刷新时间下进行刷新。例如，DRAM层 0第一刷新时间为6.4s，DRAM层1和DRAM层5第一刷新时间为 3.2s，DRAM层2和DRAM层6的第一刷新时间为0.8s，DRAM层 4、DRAM层7及DRAM层3的第一刷新时间为1.6s，相比原来所有 DRAM层第二刷新时间均为64ms，刷新功耗大大降低，图13为实施 例四中现有技术刷新周期示意图；图14为实施例四的刷新周期示意 图；如图13，14和表2所示。当DRAM主存储器处于低功耗刷新模 式下，若访问频率远远小于刷新频率（64ms），而向非易失性存储器 中写入数据的时间非常短（大约为几十毫秒），因此混合DRAM写入 数据的性能将不会受到影响；由于非易失性存储器读取数据的速度相 对DRAM较慢，因此从非易失性存储器中读取数据的速度有所降低， 但是由于尾端存储单元所占比例非常小，因此这种混合DRAM的性 能几乎不受影响。

  刷新周期 功耗 原刷新模式 64ms 刷新功耗高 低功耗刷新模式 0.8s/1.6s/3.2s/6.4s 刷新功耗非常低

表2

实施例五

我们知道硬盘的访问速度相比于处理器工作速度要慢许多，假如 现在需要将数据存储到硬盘中去，因为硬盘速度相当缓慢，用户需要 等待很长的时间才能完成存储操作，用户体验感就会很差。同样从硬 盘中读出数据也需要等待很长时间。所以为了提高性能，一般都会在 硬盘中加入一小块内存，也就是硬盘的缓存，图15为现有硬盘的结 构示意图；如图15所示，缓存读取速度远远大于硬盘，当需要将数 据写入硬盘或者从硬盘中读出数据时，会先将数据存储到硬盘的缓存 中去，从缓存中直接读写数据从而可以大大提高系统速度。而这种缓 存一般采取DRAM结构。处理器一般只与DRAM主存储器直接进行 数据交互，而处于硬盘中的DRAM主存储器大部分时间都处于空闲 状态，但是由于电容泄露电荷不得不周期刷新，例如每64ms刷新一 次，功耗非常大。

本实施例针对硬盘采用混合DRAM存储器，图16为本实施例硬 盘的结构示意图；如图16所示，首先，通过逻辑检测模块设定DRAM 主存储器中尾端存储单元和主存储单元保持数据时间的界限来划分 主存储单元和尾端存储单元，例如，数据保持时间低于3.2s为尾端存 储单元，而高于3.2s均为主存储单元。此时逻辑检测单元将尾端存储 单元的数据写入非易失性存储器中的指定单元中，并通过指定单元替 代尾端存储单元，此时需要刷新的DRAM主存储器中的主存储单元 保持时间均在3.2s以上，逻辑检测模块可以设定DRAM主存储器的 第一刷新时间为3.2s，相比原来第二刷新时间每64ms就要刷新一次， 刷新频率足足降低了50倍，大大降低了刷新功耗。由于尾端存储单 元所占比例非常低，大部分数据仍位于DRAM主存储器中。当DRAM 主存储器处于低功耗刷新模式下，若访问频率远远小于刷新频率 （64ms），而向非易失性存储器中写入数据的时间非常短（大约几十 毫秒），因此混合DRAM写入数据不受影响；由于非易失性存储器读 取速度相对DRAM较慢，因此从非易失性存储器中读取数据的速度 有所降低，但是由于尾端存储单元所占比例非常小，因此这种混合 DRAM的性能几乎不受影响。

综上所述，本发明公开了一种混合DRAM存储器及降低该 DRAM存储器刷新时功耗的方法，结合非易失性存储器和DRAM主 存储器，利用非易失性存储器中的存储单元替代DRAM主存储器中 尾端存储单元，从而可以大大降低刷新频率，极大地降低了DRAM 主存储器刷新功耗。

以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式 及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发 明说明书及图示内容所做出的等同替换和显而易见的变化所得到的 方案，均应当包含在本发明的保护范围内。