一种基于背栅晶体管的抗辐照技术及实现方法

摘要

一种基于背栅晶体管的抗辐照技术及实现方法，首先输入边界扫描测试信号，检测输出信号，检测到的输出信号与理想输出信号比较，如果二者近似程度满足要求，则停止测试，如果二者相差较大，通过内建自优化器改变芯片内各个块的背栅偏置，调节各个块内晶体管的阈值电压，通过调解后再检测输出信号，这样一直重复，直至测试输出信号与理想输出信号最大程度接近。通过边界扫描测试检测，内建自优化器调节背栅偏置可有效抑制晶体管的阈值电压偏移，从而改善晶体管的性能，达到抗辐照的功能，且本发明的抗辐照技术具有集成度高，速度快，抗辐照能力强等特点，并且成本低，工艺简单，易于实现。

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种一种基于背栅晶体管的抗辐照技术及实现 方法。

背景技术

军用微电子技术的开发与应用，大大促进了军用设备及武器系统的发展，大幅度地提 高了军用设备及武器系统的应变能力和作战能力。为了使军用电子系统能在核爆炸、空间 辐射及核动力等恶劣环境下稳定工作，必须对基础元器件和集成电路进行抗辐射加固研 究。特别是1983年美国开始实施星球大战（战略防御）计划以来，集成电路的抗辐射加 固技术的研究受到高度重视。微电子技术的发展使宇宙航行、太空探测、军用和民用卫星 等空间电子系统发展起来，对微电子元器件及集成电路也提出高性能、多功能、高可靠、 能抗空间各种辐射等要求，以提高空间微电子系统的可靠性和寿命。因而抗辐射加固微电 子技术的研究成为一个重要课题。

辐射效应作用于晶体管可使其性能产生不同程度的影响，甚至失效。当电离辐射通过 MOS结构的栅氧化层时，因其电离效应产生电子空穴对，电子能在外电场的作用下扫出 氧化物，大部分空穴就会留在氧化物中成为陷阱电荷。此外电离辐射还能在Si/SiO2界面 产生界面陷阱电荷。这些产生的结果是MOSFET阈值电压Vt的漂移，NMOS管阈值电 压向负方向漂移，PMOS管阈值电压向正方向漂移，示意图如图1所示。在一定程度下， 就会直接导致NMOS管一直处于导通，而PMOS管不能导通，最终导致器件失效。因此 对晶体管抗辐照加固是相当有必要的。

CMOS集成电路依然是现在的主流技术，它最显著的优点就是功耗低，集成度高， 抗中子辐射能力最强等显著特点，因而体硅CMOS加固技术迅速获得发展。但其最大问 题就是晶体管之间的隔离，为此付出的代价就是芯片面积增加。美、日等国是目前在抗辐 照加固领域最先进的国家。一些先进的抗辐照技术例如CMOS/SOS技术室在合成兰宝石 绝缘衬底上外延制作CMOS器件的技术，成功解决了介质隔离问题，具备很强的抗辐照 能力，但是SOS加固存在主要问题都与材料有关，并且由于硅和兰宝石之间应力的影响 使得集成度受到限制。GaAs抗辐照器件由于具备高速、高频、大功率、极高的抗辐射能 力等特点也受到特别重视，但是在片尺寸、集成度和成品率方面一直受到挑战，而且成本 高使其应用受到限制。SOI技术是在绝缘衬底上形成单晶硅的技术，速度快、集成度高、 无闭锁、抗辐照能力强及工艺简单等显著特点成为现在最受重视的加固技术。

中国专利（CN102832250A）记载了一种分割环栅的抗辐照MOSFET，涉及半导体器 件领域，尤其涉及一种分割环栅MOSFET的方法，对环栅MOSFET进行分割，解决环栅 结构难以实现较小宽长比W/L的问题，以期减小沟道泄露电流和器件面积，根据分割区 的不同提出三种结构，结构以的分割区用场氧实现，减小环栅栅宽W，而且有一定的抗 辐照特性；结构二在分割区引入多晶硅栅，抑制源漏间寄生漏电沟道，有较强的抗辐照性 能；结构三只分割源/漏极，形成一种有抗辐照特性的电流镜。

中国专利（CN102522362A）记载了一种改进SOI结构抗辐照性能的方法，该方法包 括以下步骤：对所述SOI结构进行质子、中子和γ射线等高能粒子注入，并执行退火操 作。通过利用高能粒子注入在埋氧层中引入位移损伤，以此来提高SOI结构抗辐照的性 能。

发明内容

本发明提出一种抗辐照器件结构，其特征在于，所述抗辐照器件结构包括一半导体衬 底，且于该半导体衬底上还设置有一核心逻辑模块；

所述核心逻辑模块包括若干偏置器件单元和一内建自优化器；

每个所述偏置器件单元中均包括一背栅偏置和至少一晶体管，且每个所述偏置器件单 元中的所有所述晶体管均设置在所述背栅偏置上；

其中，所述内建自优化器分别与每个所述背栅偏置电连接，以通过所述背栅偏置调整 设置在该背栅偏置上的晶体管的阈值电压。

上述的抗辐照器件结构，其特征在于，所述半导体衬底上还设置有若干管脚，且每个 所述管脚均通过一扫描单元与所述核心逻辑模块电连接；

其中，所有的所述扫描单元依次串联形成一扫描测试结构。

上述的抗辐照器件结构，其特征在于：所述半导体衬底上还设置有边界扫描信号输入 端和输出测试信号端，所述扫描测试结构的两端分别与所述边界扫描信号输入端和所述输 出测试信号端电连接。

上述的抗辐照器件结构，其特征在于：所述晶体管为体硅晶体管或绝缘体上硅晶体管。

上述的抗辐照器件结构，其特征在于：所述晶体管为绝缘体上硅晶体管或FinFET晶 体管。

上述的抗辐照器件结构，其特征在于：所述绝缘体上硅晶体管包括一设置有N阱区 和P阱区的背栅偏置层，所述N阱区和所述P阱区上均还覆盖有一氧化层，且于所述氧 化层上按照从下至上顺序依次形成有沟道、栅氧化物层和栅极，所述沟道两侧分别形成有 掺杂的源区和漏区；

其中，所述背栅偏置层与所述内建自优化器电连接，通过该内建自优化器给所述背栅 偏置层施加相应偏置电压，进而调节所述绝缘体上硅晶体管的阈值电压。

上述的抗辐照器件结构，其特征在于：所述FinFET晶体管包括一背栅偏置层，所述 背栅偏置层上嵌入设置有绝缘结构，并在位于两绝缘结构之间的背栅偏置层的表面上覆盖 有一绝缘层，并于该绝缘层上形成设置有源区、漏区和沟道区的鳍状结构，一栅氧化物层 覆盖位于所述沟道区的鳍状结构的表面，一栅极覆盖所述栅氧化物层的表面；

其中，于所述栅氧化物外形成栅极。

上所述的抗辐照器件结构，其特征在于：所述内建自优化器包括依次串联的若干电阻， 且相邻的两电阻之间均设置有偏置电压输出端，每个所述偏置电压输出端均与一偏置器件 单元中的背栅偏置电连接，以调节该偏置器件单元中晶体管的阈值电压。

上述的抗辐照器件结构，其特征在于：根据每个所述偏置电压输出端要求输出的电压 设置与该偏置电压输出端连接的电阻的阻值。

一种调整半导体器件阈值电压的方法，其特征在于，所述方法包括：

提供一如权利要求1～9所述的抗辐照器件结构；

利用一扫描信号发生装置向所述边界扫描信号输入端输入边界扫描测试信号，一信号 检测装置检测所述输出测试信号端输出的检测信号，并将该检测信号输送至一预置有理想 信号的对比装置进行比对，若所述检测信号与所述理想信号之间的差别在工艺需求允许的 范围，则停止检测；

否则，通过所述内建自优化器改变各个所述偏置器件单元的背栅偏置，调节各个所述 偏置器件单元内所述晶体管的阈值电压；

继续检测调节后的输出信号，重复以上步骤，直至所述输出测试信号与所述理想信号 近似程度满足要求。

上述的实现方法，其特征在于：所述内建自优化器内串联有若干电阻，通过电阻分压 原理得到若干偏置电压。

上述的实现方法，其特征在于：所述偏置电压连接至每个所述偏置器件单元的背栅， 调节每个所述偏置器件单元内晶体管的阈值电压。

本发明提出了一种基于背栅晶体管的抗辐照技术及其实现方法，这种背栅晶体管可以 是体硅上晶体管，也可以是绝缘体上硅晶体管，通过边界扫描测试检测，内建自优化器调 节背栅偏置可有效抑制晶体管的阈值电压偏移，从而改善晶体管的性能,达到抗辐照的功 能。本发明的抗辐照技术具有集成度高，速度快，抗辐照能力强等特点，并且成本低，工 艺简单，易于实现。

附图说明

图1辐射效应导致晶体管阈值电压偏移的示意图；

图2一种带背栅偏置的体硅Finfet结构示意图；

图3一种带背栅的绝缘体上硅MOS晶体管结构示意图；

图4本发明基于背栅晶体管的抗辐照技术的实现图；

图5本发明抗辐照技术的具体实施步骤图；

图6本发明具体实施例中晶体管阈值电压偏移示例图；

图7本发明内建自优化器提供不同背栅偏压的实现示例图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

本发明提出的抗辐照技术是基于一种带有背栅偏置的晶体管结构，既可以是体硅晶体 管，也可以是绝缘体上硅（SOI）晶体管；可以是一般的MOS晶体管，也可以是新兴的 Finfet晶体管。一种带背栅偏置的体硅Finfet结构如图2所示，其中，1为衬底，同时也 是晶体管的背栅偏置层，2为掺杂的源区或者漏区，3为栅氧化物层，4为晶体管的栅极， 5为晶体管的Fin沟道，6为绝缘结构，7为绝缘氧化物层，同时也构成了背栅的氧化层。 背栅偏置层1上嵌入设置有绝缘结构6，并在位于两绝缘结构6之间的背栅偏置层1的表 面上覆盖有一绝缘氧化物层层7，并于该绝缘氧化物层7上形成设置有源区、漏区2和沟 道区5的鳍状结构，一栅氧化物层3覆盖位于所述沟道区5的鳍状结构的表面，一栅极4 覆盖所述栅氧化物层3的表面；栅极4形成于栅氧化物层3外.。背栅氧化层7厚度很薄， 通过对背栅加偏压，可以有效控制Fin沟道内载流子，从而改变晶体管的阈值电压。

一种带背栅的绝缘体上硅MOS晶体管结构如图3所示，其中，2为掺杂的源区或者 漏区，3为栅氧化物层，4为晶体管的栅极，5为晶体管的沟道，8为氧化层（BOX），同 时构成背栅的氧化层，9为隔离墙。绝缘体上硅晶体管包括一设置有N阱区和P阱区的 背栅偏置层，N阱区和P阱区上均还覆盖有一氧化层8，且于氧化层8上按照从下至上 顺序依次形成有沟道5、栅氧化物层3和栅极4，所述沟道5两侧分别形成有掺杂的源区 和漏区2；其中，背栅偏置层与内建自优化器电连接，通过该内建自优化器给背栅偏置层 施加相应偏置电压，进而调节绝缘体上硅晶体管的阈值电压。这种带背栅的晶体管拥有极 薄的氧化层8和沟道层5，从而在给背栅加偏置时能够有效控制沟道中的载流子，从而可 以调节晶体管的阈值电压。

本发明提出的基于背栅晶体管的抗辐照技术的实现图如图4所示。一个芯片可以分为 很多个偏置器件单元，如偏置器件单元1，偏置器件单元2等。对每个偏置器件单元来说， 它们拥有共同的背栅偏置，所有的背栅偏置都由内建自优化器（Built-In Self-Optimizer） 来控制调节。该内建自优化器可为各个偏置器件单元提供不同的背栅偏压。芯片上还设置 有边界扫描信号输入端、输出测试信号端，其中，芯片管脚与边界扫描单元一一对应电连 接，边界扫描单元之间相互串联并设置于抗辐照器件周围，用以边界扫描测试。芯片在一 段时间后由于受到辐射或者由于器件老化造成芯片内晶体管的阈值电压发生漂移，晶体管 性能下降甚至失效。此时通过信号边界扫描信号输入端输入一连串测试信号，通过信号输 出测试信号端输出与理想信号进行对比，内建自优化器通过相背栅偏置施加电压，不断调 节每个模块的背栅偏置，反复进行测试调节，直至输出的测试信号最接近理想的输出信号。 本发明通过调节背栅偏置的方法达到了抗辐照的目的。本发明边界扫描测试分析的周期可 以人为设定，例如可以是1周，1个月，甚至1年。

边界扫描测试技术（Boundary Scan Test）是一种应用与集成电路器件的测试性结构 设计方法，它能够找出功能不良的数字器件，另外还能完成一些功能测试。所谓“边界” 是指测试电路被设置在集成电路器件功能逻辑电路的四周，位于靠近器件输入、输出管脚 的边界处，所谓“扫描”是指连接器件各输入、输出管脚的测试电路实际上是一个串行移 位寄存器，这种串行移位寄存器被叫做扫描路径，沿着这条路径可输入各种组成编码，对 电路进行扫描式检测，判断输出结果是否正确。边界扫描测试拥有较短的测试开发时间， 成本低，效率高等优点。

由以上分析，本发明抗辐照技术的具体实施步骤如图5所示：

提供一抗辐照器件结构；

利用一扫描信号发生装置向边界扫描信号输入端输入边界扫描测试信号，一信号检测 装置检测输出测试信号端输出的检测信号，并将该检测信号输送至一预置有理想信号的对 比装置进行比对，若检测信号与理想信号之间的差别在工艺需求允许的范围，则停止检测；

否则，通过内建自优化器改变各个偏置器件单元的背栅偏置，调节各个偏置器件单元 内晶体管的阈值电压；

继续检测调节后的输出信号，重复以上步骤，直至输出测试信号与理想信号近似程度 满足要求。

假设芯片在辐射或者老化后，晶体管的阈值电压发生漂移，则漂移结果如图6所示。 例如偏置器件模块1中晶体管的阈值电压平均偏移-0.6V，偏置器件模块6中晶体管的阈 值电压平均偏移0.1V。在边界扫描测试检测后，测试输出信号与理想信号偏差较大，此 时内建自优化器调节各个块的背栅偏置，从而中和由于辐射或者器件老化导致阈值电压的 偏移，在不断调试过后，内建自优化器为每个块提供不同的背栅偏压，使得各个块内阈值 电压偏移达到最小，使芯片性能最优化。内建自优化器为每个偏置器件模块提供不同偏压 的方式可以如图7所示，在电压+V和-V之间连接许多电阻，这些电阻阻值可以相等，也 可以不相等，如果连接的电阻足够多，根据电阻分压就可以得到+V和-V之间一些列电压 值。例如图7中，+V=2V，-V=-2V，两个电压之间可以得到8个偏置，分别为1.6V，1.2V， 0.8V，0.4V，-0.4V，-0.8V，-1.2V，-1.6V，这些不同的偏压连接至不同的块的背栅，调 节各个块内晶体管的阈值电压，使得阈值电压偏移达到最小。

基于以上分析，本发明提出了一种基于背栅晶体管的抗辐照技术及其实现方法，这种 背栅晶体管可以是体硅上晶体管，也可以是绝缘体上硅晶体管，通过边界扫描测试检测， 内建自优化器调节背栅偏置可有效抑制晶体管的阈值电压偏移，从而改善晶体管的性能, 达到抗辐照的功能。本发明的抗辐照技术具有集成度高，速度快，抗辐照能力强等特点， 并且成本低，工艺简单，易于实现。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神， 还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局 限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因 此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利 要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。