基于流水线ADC的低功耗基准电压缓冲器

摘要

本发明涉及基准电压缓冲器，为了解决现有技术充放电速度慢、功耗大的缺点，本发明通过增加放电电流控制电路和充电电流控制电路，若负载电容处于放电的时钟相位，则放电电流控制电路中的CMOS开关阵列闭合，加快负载电容上面的电容泄放，使电容上的电压很快的下降；若负载电容处于充电的时钟相位，充电电流控制电路中CMOS开关阵列闭合，为电容提供额外的充电电路。本发明可以驱动非常大的负载电容，并在较短的时间内即可建立要求的电压精度。

说明书

技术领域

本发明涉及基准电压缓冲器，尤其是基于流水线ADC的低功耗基准电压缓冲器。

背景技术

基准电压缓冲器是基准电压电路中很重要的一个组成部分。由于产生基准电压源的电路输出电阻通常都很大，如果直接用来驱动阻性负载，会使得输出电压严重偏离基准电压的值，电路的整体增益下降，影响电路的整体性能。此外，在流水线ADC中，出于精度和噪声的考虑因素，采样电容通常具有很大的值，使得整个电路等效电容非常大。这样，如果基准电压直接用于流水线ADC中，等效的总电容和基准电压源的输出阻抗相乘得到的时间常数将非常大，导致电容两端电压的建立将非常缓慢，这严重限制了流水线ADC的工作速度和精度，从而影响流水线ADC的整体性能。此外，流水线ADC中的各个模块之间会通过相互之间的连线形成“串扰”，这将使得基准电压的输出不再稳定，甚至远远偏离设定的输出值。基准电压缓冲器的特点就是输出电阻比较小，驱动能力很高，在需要的时候可以提供很大的输出电流，使得电路快速完成大信号和小信号的建立，所以基准电压必须经过缓冲器提高驱动能力。

目前，基准电压缓冲器低阻抗输出主要有两种方式实现，一种是采用负反馈技术，一种就是采用源极跟随器。采用负反馈技术实现需要仔细设计电路的反馈回路，确保整体电路的稳定。此外，反馈回路也将消耗一定的电流，增加电路的整体功耗。由于源极跟随器本身就具有较小的输出阻抗，而且不存在电容的米勒效应，相同的功耗下可以实现较大的带宽，同时可以很好地保障电路的稳定性，所以应用较多的就是采用源极跟随器技术来实现缓冲器。

在流水线ADC中，采样电容的选取需要考虑噪声性能和电容的匹配精度。在这两方面的约束下，采样电容的值往往很大，所以缓冲器的容性负载很大。这就要求缓冲器的驱动能力很强，在负载电容充电、放电情况下提供很大的电流，但是这往往需要很大的静态电流才能实现。如果电路的工作速度很高，那么电流就越大，往往达到几十毫安，占据了ADC中很大的一部分功耗，所以设计低功耗的基准电压缓冲器就显得尤为必要。

缓冲器的输出部分采用传统的源极跟随器，但是可以驱动非常大的负载电容。电路在负载电容充放电回路中设计了额外的充放电电路，使得电容两端电压在较短的时间内即可建立到要求的电压精度，同时电路的静态电流很小，使得电路的整体功耗很小。

发明内容

发明目的：本发明公开了一种应用于流水线ADC的基准电压缓冲器，该缓冲器可以更加快速地建立负载电容两端的信号。

技术方案：本发明的基于流水线ADC的低功耗基准电压缓冲器包括差分电压放大器、作为输出缓冲器的源极跟随器、电容放电回路和电容充电回路，以及电压源、第一开关、第四开关；

所述差分电压放大器包括第一电阻、第二电阻、第三电阻、第四电阻和差分放大器；所述第一电阻一端接地，一端接差分放大器的负输入端；第二电阻一端接输入电压，一端差分接放大器的正输入端；第三电阻一端接差分放大器的正输出端，一端接差分放大器的负输入端；第四电阻一端接差分放大器的正输入端，一端接差分放大器负输出端；

源极跟随器电路部分包括第一NMOS管、第二NMOS管，第三NMOS管和第四NMOS管；所述第一NMOS管栅极接放大器负输出端，漏极接电源，源极接第三MOS管漏极；第二NMOS管栅极接放大器正输出端，漏极接电源，源极接第四NMOS管漏极；第三NMOS管源极接地；第四NMOS管源极接地，栅极和第三NMOS管相连，接到固定偏置电压；

电容放电回路包括第一负载电容、第二开关、第三NMOS管和放电电流控制电路，所述放电电流控制电路包括第一CMOS开关和第五NMOS管；所述第一开关一端接到电压源，另一端接到第一电容上极板、第二开关，第一电容下级板接地，第二开关另一端接第三NMOS管漏极；第五NMOS管栅极接第一CMOS开关一端，源极接地；第一CMOS开关另一端接第五NMOS管漏极，第五NMOS管漏极接第一电容的上极板；

电容充电回路包括第二负载电容、第三开关、第二NMOS管和充电电流控制电路，所述充电电流控制电路包括第二CMOS开关，第一PMOS管；所述第四开关一端接到电压源，另一端接到第二电容上极板、第三开关，第二电容下级板接地，第三开关另一端接第四NMOS管漏极；第一PMOS管栅极接第二CMOS开关一端，源极接电源；第二CMOS开关另一端接第一PMOS管漏极，第一PMOS管漏极接第二电容的上极板。

工作原理：通过设计额外的开关充放电回路来实现上述目的，即当电容充电、放电时，在其原有的充放电回路基础上提供额外的充电、放电通道；当电容与缓冲器之间开关断开时，额外提供的充电、放电回路关闭。

有益效果：本发明的基准缓冲器采用基本的源极跟随器作为缓冲器的主体工作电路，利用流水线ADC中两相不重叠时钟为缓冲器的负载电容设计了额外的充电和放电回路。在电容不进行充放电情况下该电路中的开关均断开，不会给电路增加额外的功耗。在相同的负载电容情况下，在电容两端的电压建立到相同的精度时，可以大大缩小建立的时间。

附图说明

图1 为本发明的电路结构示意图；

图2为本发明的放电电流控制电路示意图；

图3为本发明的充电电流控制电路示意图；

图4为本发明和现有技术在同等条件下，差分电压与时间的关系曲线，其中实线为本发明中的电压随时间变化的曲线，虚线为原来源极跟随器电路的电压随时间变化的曲线。

具体实施方式

下面结合附图1至图4，对本发明作进一步的描述。

本发明提出的电路主要包括差分电压放大器、作为输出缓冲器的源极跟随器、电容放电回路、电容充电回路，其中：

差分电压放大器部分包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、差分放大器A1；

源极跟随器电路部分包括第一NMOS管NM1、第二NMOS管NM2，第三NMOS管NM3、第四NMOS管NM4；

电容放电回路包括第一负载电容C1、第二开关SW2、第三NMOS管NM3、放电电流控制电路。放电电流控制电路包括第一CMOS开关TG1，第五NMOS管NM5；

电容充电回路包括第二负载电容C2、第三开关SW3、第二NMOS管NM2、充电电流控制电路。充电电流控制电路包括第二CMOS开关TG2，第一PMOS管PM1；

电路中其余部分为模拟负载电容充电和放电需要的设置，包括电压源VH、第一开关SW1、第四开关SW4、电压源VL；

电路连接关系如下：

第一电阻R1一端接地，一端接放大器A1的负输入端，第三电阻R3一端接放大器A1的正输出端，一端接放大器A1的负输入端；第二电阻R2一端接输入电压Vin，一端接放大器A1的正输入端，第四电阻R4一端接放大器A1的正输入端，一端接放大器A1负输出端；

第一NMOS管NM1栅极接放大器A1负输出端，漏极接电源，源极接第三MOS管NM3漏极；第二NMOS管NM2栅极接放大器A1正输出端，漏极接电源，源极接第四NMOS管NM4漏极；第三NMOS管NM3源极接地；第四NMOS管NM4源极接地，栅极和第三NMOS管NM3相连，接到固定偏置电压Vbn；

第一开关SW1一端接到电压源VH，另一端接到第一电容C1上极板、第二开关SW2，第一电容C1下级板接地，第二开关SW2另一端接第三NMOS管NM3漏极；第五NMOS管NM5栅极接第一CMOS开关TG1一端，源极接地；第一CMOS开关TG1另一端接第五NMOS管NM5漏极，第五NMOS管NM5漏极接第一电容C1的上极板；

第四开关SW4一端接到电压源VL，另一端接到第二电容C2上极板、第三开关SW3，第二电容C2下级板接地，第三开关SW3另一端接第四NMOS管NM4漏极；第一PMOS管PM1栅极接第二CMOS开关TG2一端，源极接电源；第二CMOS开关TG2另一端接第一PMOS管PM1漏极，第一PMOS管PM1漏极接第二电容C2的上极板。

本发明的基于流水线ADC的低功耗基准电压缓冲器通过利用流水线ADC中的两相非交叠时钟设计开关电路来实现。由图1 可以看到，电路中的两相非交叠时钟分别为CLK1、CLK2。可以看出：

当CLK1为高、CLK2为低时（这一时间段记做T1），开关SW1、SW4闭合，SW2、SW3断开，电压源VH对电容C1充电，电压源VL对电容C2充电。同时，NMOS管NM1、NM2构成基本的源极跟随器，NMOS管NM3、NM4作为源极跟随器的有源负载。在这一段时间内，电压源VH将电容C1两端电压充电到VH，电压源VL将电容C2两端电压充电到VL。同时，差分电压放大器OP端的电压经过NMOS管NM2，在NM2源极建立电压VH，ON端电压经过NMOS管NM1，在NM1源极建立电压VL。

当CLK1为低，CLK2为高时（这一时间段记做T2），开关SW1、SW4断开，SW2、SW3闭合，电容C1上的电压VH需要经过NMOS管NM3放电到低电压VL，电容C2上的电压为VL，需要电源经过NMOS管NM2对其充电，使电容C2上电压从VL上升到VH。电容C1、C2越大，充电和放电的时间越长，电压建立到一定精度需要的电流也越大。这使得NMOS管NM3、NM2的尺寸非常大，相应的NM1、NM4的尺寸也必须增大，以提供静态下的稳定电流。在较高采样速率的流水线ADC中，需要确保采样电容上的信号在半个采样周期内分别从Vin建立到VH、从Vin建立到VL。由于流水线ADC中的采样电容较大，导致基准电压缓冲器的负载电容很大。如果需要比较短的建立时间和较高的建立精度，就需要缓冲器提供很大的电流，这使得缓冲器的静态偏置电流很大，缓冲器的功耗将非常大。

如图2和图3所示，分别为放电电流示意图、充电电流示意图。分析如下：

在T1时间内，开关TG1和TG2断开，差分电压放大器OP端的电压经过NMOS管NM2，在NM2源极建立电压VH，ON端电压经过NMOS管NM1，在NM1源极建立电压VL，电容C1、C2两端的电压也通过开关SW1、SW4分别建立到电压VH、VL。

在T2时间段内，开关TG1、TG2闭合，这时NMOS管NM5构成二极管连接电路，PMOS管PM1也构成二极管连接电路。此时，电容C1不仅可以通过NMOS管NM3对地放电，可通过NMOS管NM5放电；与此同时，电源不仅可以通过NMOS管NM2对电容C2充电，还可以通过PMOS管PM1对电容C2充电。

由此看出，充电时间和放电时间都可以大大缩短。在直流工作条件下，充电电路和放电电路中的开关单元均断开，缓冲器的静态电流由NM1管、NM2的宽长比和其栅极与源极之间的电压差决定。当电路工作在瞬态时，时钟信号为低电平时，与直流工作条件类似，充电电路和放电电路中的开关单元也是断开的。当时钟信号为高电平时充电电路和放电电路中的开关闭合，加速充电和放电的速度。由此可以看出，缓冲器在瞬态时输出端的正摆率和负摆率都提高了，从而大大缩短信号的建立时间。因为电路仅在瞬态时候工作，所以不会增加静态时候的电流，即电路的静态的功耗不会增加。

图4为本发明的缓冲器和原来的基本源极跟随缓冲器在相同负载电容（C1=C2=20pF）情况下，电容两端建立的差分电压与时间的关系曲线（VH-VL=1V）。实线为本发明中的电压，虚线为现有电路的电压。可以看出，在相同的功耗下，本发明提出的电路结构使得电压建立速度远大于现有技术，也可以驱动较大的电容负载。与相同负载电容下的基本的源极跟随器缓冲电路相比，在电容两端信号建立到相同精度下，可以大大降低电路的消耗的电流和功耗。

 另外，在电路的设计过程中，本领域的技术人员能够合理的选择NMOS管NM2和PMOS管PM1的尺寸比例；同理，也能够选取NMOS管NM3和NM5的尺寸比例，确保电路中A点的电压放电速率和B点的充电电压速率近似相等，这样才能整体缩短电压的建立时间。可以对NMOS管NM2和NMOS管NM3设计微调电路，确保电压的建立时间可调。