一种高速低功耗的CMOS全加器及其运算方法

摘要

本发明公开了一种高速低功耗的CMOS全加器及其运算方法，所述全加器包括：异或和同或产生电路、进位输出电路和求本位和电路；异或和同或产生电路用于产生中间信号：异或信号P和同或信号异或和同或产生电路和进位输出电路共同产生进位输出信号；异或和同或产生电路、进位输出电路和求本位和电路共同产生CMOS全加器的本位和输出信号。本发明在保证传统CMOS全加器良好的驱动能力和健壮性的同时，减少全加器的中间节点和电容，减小输入信号的负载，减少使用晶体管的数量，在提高速度的同时，也降低功耗。当全加器单元构成Ｎ位纹波进位加法器链的时候，这种高速和低功耗的优势将更加明显。

说明书

技术领域

本发明涉及数字集成电路设计技术领域，尤其涉及一种高速低功 耗的CMOS全加器及其运算方法。

背景技术

在大规模集成电路的发展历程中，数据运算一直扮演着重要的角 色。而加法运算是常见的数据运算（求和、减法、乘法、除法和幂指 数运算等）系统中最基础、最核心的部分。在一些基本的数字系统包 括数字信号处理(DSP)、中央处理器(CPU)、算术逻辑单元(ALU)以及 数模转换器(ADC)中，加法器更是必不可少的组成部分。正是由于 加法运算如此广泛的应用，对于高性能加法器的设计一直都是众多学 者研究的热点。

随着便携式设备的增多，集成电路对于体积和功耗的要求也更加 严格，所以许多功耗低、体积小的全加器电路被设计出来。但是除了 功耗和体积之外，对于全加器性能的评价另一个重要的方面就是电路 工作的速度。因为全加器的速度直接决定了整个数字系统的运算速度 和时钟频率，所以提高全加器单元的速度也至关重要。构成全加器的 逻辑形式有很多，可以是传输门结构或者动态电路结构或者CMOS 逻辑形式等等。基于不同逻辑形式的电路具有不同的特点和优势，其 中CMOS逻辑电路最大的优势在于它的健壮性。CMOS逻辑电路不 仅有很强的驱动能力，同时还具有泄露电流小，输出电压全摆幅和抗 干扰能力强等优点。而随着集成电路在工业、生活、研究中的广泛应 用，现实需求对集成电路的速度和功耗提出了更高的要求。所以合理 的设计出一个高速低功耗的全加器单元电路就具有重要的意义。

对于传统CMOS加法器，1位的全加器单元有3个输入信号（A、 B、Cin）和两个输出信号（S和Co）。输出信号中S是本位和，Co是进 位输出信号。两个输出信号可以分别表示为：

Co=AB+ACin+BCin=AB+(A+B)Cin   (1)

$S=A\oplus B\oplus \mathrm{Cin}=(A+B+\mathrm{Cin})\overline{\mathrm{Co}}+\mathrm{ABCin}---\left(2\right)$

根据(1)和(2)构建出的28个晶体管CMOS逻辑的全加器电路结构 如图1所示。图1中的全加器设计是现实应用中很广泛的一个经典设 计。

上述传统CMOS全加器有很好的健壮性和驱动能力，但是存在 一些影响速度和功耗的问题。

第一，由于晶体管的并联，存在节点电容较大的问题，如图1中 的节点N1、N2、N3、N4。

第二，由于晶体管的串联，存在较长的充放电通路的问题。如图 1中的充电路径Mp10-Mp11-Mp12，和放电路径Mn10-Mn11-Mn12。

第三，由于输入的信号所需要驱动的晶体管数目较多，存在输入 负载过大的问题，如1图中A和B分别需要驱动8个晶体管，Cin 需要驱动6个晶体管。

上述三种问题，使得全加器电路在速度和功耗上存在很大的局 限。

发明内容

（一）要解决的技术问题

针对上述缺陷，本发明要解决的技术问题是如何设计出更高性能 的全加器单元电路，在保证传统CMOS良好的驱动能力和健壮性的同 时，减少内部冗余节点和节点电容，减小输入信号的负载，减少晶体 管的数目，从而提高加法器的速度（尤其是进位链的速度）以及降低 电路的功耗。

（二）技术方案

为解决上述问题，本发明提供了一种高速低功耗的CMOS全加 器，所述CMOS全加器包括：

所述CMOS全加器包括：异或和同或产生电路（1）、进位输出 电路（2）和求本位和电路（3）；

所述异或和同或产生电路（1）用于产生中间信号，包括：PMOS 管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6个晶体管， 所述中间信号包括异或信号P和同或信号；

所述异或和同或产生电路（1）和所述进位输出电路（2）共同产 生进位输出信号，其中所述进位输出电路（2）包括：第一PMOS通 路和第一NMOS通路串联，再连接第一反相器产生进位输出信号；

所述异或和同或产生电路（1）、所述进位输出电路（2）和所述 求本位和电路（3）共同产生所述CMOS全加器的本位和输出信号， 其中所述求本位和电路（3）包括：第二PMOS通路和第二NMOS 通路串联，再连接第二反相器产生本位和输出信号。

进一步地，所述进位输出电路（2）中的第一PMOS通路是由PMOS 晶体管Mp4和PMOS晶体管Mp5串联，M1模块和PMOS晶体管Mp7串 联，两支PMOS的输出再进行并联得到，其中所述M1模块包括所述同 或信号控制的PMOS晶体管Mp6。

进一步地，所述进位输出电路（2）中的第一NMOS通路是由 NMOS晶体管Mn4和NMOS晶体管Mn5串联，NMOS晶体管Mn6 和M2模块串联，两支NMOS的输出再并联得到，其中所述M2模块 包括所述异或信号P控制的NMOS晶体管Mn7。

进一步地，所述求本位和电路（3）中的第二PMOS通路是由M3 模块和PMOS晶体管Mp9串联，M5模块和PMOS晶体管Mp11串联，两 支PMOS输出再并联得到，其中所述M3模块包括所述同或信号控制 的PMOS晶体管Mp8，所述M5模块包括所述异或信号P控制的PMOS 晶体管Mp10。

进一步地，所述求本位和电路（3）中的第二NMOS通路是由 NMOS晶体管Mn8和M4模块串联，NMOS晶体管Mn10和M6模块串 联，两支NMOS输出再并联得到，其中所述M4模块包括所述异或信号 P控制的NMOS晶体管Mn9，所述M6模块包括所述同或信号控制的 NMOS晶体管Mn11。

为解决上述技术问题，本发明还提供了一种高速低功耗的CMOS 全加器的运算方法，所述方法包括：

S1、输入信号A和信号B，所述异或和同或产生电路（1）产生所 述信号A和所述信号B的异或信号P和同或信号

S2、所述进位输出电路（2）计算得到进位输出信号；

S3、所述求本位和电路（3）计算得到所述本位和输出信号。

进一步地，所述步骤S2中计算进位输出信号时和所述步骤S3 中计算所述本位和输出信号，还包括之前的计算结果经过反相器的进 行取反。

（三）有益效果

本发明提供了一种高速低功耗的CMOS全加器及其运算方法，将 传统CMOS全加器进行改进和优化，具有以下优点：

第一、通过将并联两个或者三个晶体管等效为一个晶体管，减少 了晶体管的数目和节点电容，提高了运行速度，降低了功耗。

第二、通过将串联的两个晶体管等效为一个晶体管，减少了晶体 管的数目，缩短了充放电路径，提高了运行速度，降低了功耗。

第三、通过优化和等效，将输入信号A、B驱动的晶体管数目减 少（各从8个减小到6个），将输入信号Cin驱动的晶体管数目减少（从 6个减少到4个），提高了速度，降低了功耗。

综上，本发明具有较少的晶体管数目，较小的节点电容，较小的 输入负载，从而较明显的提高了速度，降低了功耗，尤其在构成N位 加法器时可以较大的提高工作速度和降低功耗。

附图说明

图1为现有的传统CMOS全加器单元示意图，分为两部分，（a） 为进位输出信号，（b）为求本位和电路输出。

图2是本发明实施例一中的异或和同或产生电路；

图3是本发明实施例一中的一种高速低功耗的CMOS全加器单元 示意图；

图4是本发明实施例二中的一种高速低功耗的CMOS全加器运算 方法的流程图；

图5是采用本发明提供的全加器和运算方法得到的仿真验证原理 图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细 描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

实施例一

本发明实施例一中提供了一种高速低功耗的CMOS全加器，所述 CMOS全加器具体包括：异或和同或产生电路1、进位输出电路2和求 本位和电路3。

其中异或和同或产生电路1如图2所示，用于产生中间信号，包 括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6 个晶体管，中间信号包括异或信号P和同或信号

进位输出电路2和求本位和电路3如图3所示，异或和同或产生 电路1和进位输出电路2共同产生进位输出信号，其中进位输出电路 2包括：第一PMOS通路和第一NMOS通路串联，再连接第一反相 器产生进位输出信号Co。

其中第一PMOS通路是由PMOS晶体管Mp4和PMOS晶体管 Mp5串联，M1模块和PMOS晶体管Mp7串联，两支PMOS的输出 再进行并联得到的。M1模块包括同或信号控制的PMOS晶体管 Mp6。本实施例中用M1模块替代图1中传统CMOS全加器模块C1， 即将由A、B控制的并联的PMOS晶体管Mp3和Mp4用A、B同或 产生的同或信号控制的PMOS管Mp6替代。

第一NMOS通路是由NMOS晶体管Mn4和NMOS晶体管Mn5 串联，NMOS晶体管Mn6和M2模块串联，两支NMOS的输出再并 联得到的。进位输出M2模块包括进位输出异或信号P控制的NMOS 晶体管Mn7。

本实施例中用M2模块替代图1中传统CMOS全加器模块C2，即将 由A、B控制的并联的NMOS晶体管Mn4和Mn5用A、B异或产生的异 或信号P控制的NMOS管Mn6替代。

异或和同或产生电路1、进位输出电路2和求本位和电路3共同产 生CMOS全加器的本位和输出信号，其中求本位和电路3包括：第二 PMOS通路和第二NMOS通路串联，再连接第二反相器产生本位和输 出信号S。

第二PMOS通路是由M3模块和PMOS晶体管Mp9串联，M5模块和 PMOS晶体管Mp11串联，两支PMOS输出再并联得到的。其中M3模 块包括所述同或信号控制的PMOS晶体管Mp8，M5模块包括异或信 号P控制的PMOS晶体管Mp10。

本实施例中用M3模块替代图1中传统CMOS全加器模块C3，即将 由A、B、Cin控制的并联的PMOS晶体管Mp6、Mp7和Mp8用A、B同 或产生的同或信号控制的PMOS管Mp8替代。

本实施例中用M5模块替代图1中传统CMOS全加器模块C5，即将 由A、B控制的串联的PMOS晶体管Mp10和Mp11用A、B异或产生的 异或信号P控制的PMOS管Mp10替代。

第二NMOS通路是由NMOS晶体管Mn8和M4模块串联，NMOS晶 体管Mn10和M6模块串联，两支NMOS输出再并联得到的。其中M4 模块包括异或信号P控制的NMOS晶体管Mn9，M6模块包括同或信号 控制的NMOS晶体管Mn11。

本实施例中用M4模块替代图1中传统CMOS全加器模块C4，即将 由A、B、Cin控制的并联的PMOS晶体管Mn7、Mn8和Mn9用A、B异 或产生的异或信号P控制的NMOS管Mn9替代。

本实施例中用M6模块替代图1中传统CMOS全加器模块C6，即将 由A、B控制的串联的NMOS晶体管Mn11和Mn12用A、B同或产生的 同或信号控制的PMOS管Mn11替代。

提高全加器的性能要提高处理速度和降低功耗，而提高处理速度 就是要减小延迟时间。

一、提高处理速度

对于一个N位的加法器来说，其输出端的延迟时间是与N相关的 函数。如果对于每一位全加器，进位输入Cin到进位输出Co的延迟时 间为T_carry，进位输入Cin到本位和的延迟时间为T_sum，那么对于整个加 法器的延迟T_adder可以表示为：

T_adder=(N-1)T_carry+T_sum   (3)

可以看到决定一个全加器链的工作速度的关键参数在于Cin到Co 的延迟时间T_carry。所以降低T_carry对于全加器速度的提高至关重要。而 降低延迟时间T_carry一方面可以通过降低全加器单元Co端的节点电容 来提高进位输出信号Co的产生速度，另一方面可以降低Cin的负载以 降低低位全加器单元Co的负载，来提高进位信号传递的速度。图3中 改进的高速CMOS全加器就是通过降低Cin的负载，进而降低延迟时 间T_carry的。

二、降低功耗

全加器功耗的降低体现在减小节点电容和管子数目上。本实施例 一方面通过减少并联管和串联管的方式，减少了中间节点电容的充放 电，从而降低功；另一方面，通过总体设计的优化，将管子数目从28 个减少到26个，也起到了降低功耗的作用。

通过使用本实施例提供的CMOS全加器，异或和同或电路1采用 六晶体管互补传输门全电压摆幅的电路结构；进位输出电路2和求和 输出电路2采用传统的CMOS互补对称结构。本发明在保证传统CMOS 全加器良好的驱动能力和健壮性的同时，减少了全加器单元的中间节 点和电容，减小了输入信号的负载，减少了所需要的晶体管数量，与 传统CMOS全加器相比，在提高了速度的同时，也降低了功耗。当全 加器单元构成Ｎ位纹波进位加法器链的时候，这种高速和低功耗的优 势更加明显。

实施例二

本发明实施例二中提供了一种使用实施例一中的高速低功耗的 CMOS全加器的运算方法，步骤流程如图4所示，具体包括以下步骤：

步骤S1、输入信号A和信号B，异或和同或产生电路1产生信号A 和信号B的异或信号P和同或信号

步骤S2、进位输出电路2计算得到进位输出信号。

步骤S3、求本位和电路3计算得到本位和输出信号。

步骤S2中计算进位输出信号时和步骤S3中计算本位和输出信 号，还包括之前的计算结果经过反相器的进行取反。

仿真结果：

1、1位全加器

通过对1位全加器电路进行仿真，采用smic65nm的工艺库(电源 电压1.2V，工作频率200MHz，室温环境)，利用HSPICE对传统经典 的28管全加器和本发明提出的结构进行仿真对比。

可以看出，对于1位全加器，本发明在Cin到Co的速度上有4.3% 的提升，在Cin到S的速度提升了5.5%，总功耗也降低了2.7%，对于 Co功耗延迟积降低了7.0%。

2、4位全加器

为了进一步观察N位全加器级联后的加法器电路性能，以4位加 法器为例进行仿真验证如图5所示。由于Cin到输出Co3以及S3的最大 延迟时间出现在A0-A3=1，B0-B3=0的情况[2]，所以将A0-A3以及 B0-B3分别连在一起进行仿真。仿真结果也表明A0=A1=A2=A3=1， B0=B1=B2=B3=0时，Cin0到输出Co3以及S3具有最大的延迟。

可以看出，对于4bit的加法器链，本发明在Co3的速度上有11.6% 的提升，在S3的速度提升了14%，总功耗也降低了6.5%，对于Co功耗 延迟积降低了17.4%。

综合以上两个代表性位数的全加器，说明本发明在提高处理速度 和降低功耗上都取得了很好的效果。

在对1位加法器和4位加法器做纵向对比发现，4位加法器在处 理速度提高更多，降低功耗也更多，所以当全加器单元构成Ｎ位纹波 进位加法器链的时候，这种高速和低功耗的优势更加明显。

通过使用本实施例提供的运算方法，异或和同或电路1采用六晶 体管互补传输门全电压摆幅的电路结构；进位输出电路2和求本位和 电路3采用传统的CMOS互补对称结构。本发明在保证传统CMOS全加 器良好的驱动能力和健壮性的同时，减少了全加器单元的中间节点和 电容，减小了输入信号的负载，减少了所需要的晶体管数量，与传统 CMOS全加器相比，在提高了速度的同时，也降低了功耗。当全加器 单元构成Ｎ位纹波进位加法器链的时候，这种高速和低功耗的优势更 加明显。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关 技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下， 还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明 的范畴，本发明的专利保护范围应由权利要求限定。