异或和同或产生电路和进位输出电路共同产生进位输出信号;异或和同或产生电路、进位输出电路和求本位和电路共同产生CMOS全加器的本位和输出信号。本发明在保证传统CMOS全加器良好的驱动能力和健壮性的同时,减少全加器的中间节点和电容,减小输入信号的负载,减少使用晶体管的数量,在提高速度的同时,也降低功耗。当全加器单元构成N位纹波进位加法器链的时候,这种高速和低功耗的优势将更加明显。"/>
法律状态公告日
法律状态信息
法律状态
2018-05-18
未缴年费专利权终止 IPC(主分类):H03K 19/0948 授权公告日:20150812 终止日期:20170428 申请日:20130428
专利权的终止
2015-08-12
授权
授权
2015-08-12
授权
授权
2013-08-28
实质审查的生效 IPC(主分类):H03K 19/0948 申请日:20130428
实质审查的生效
2013-08-28
实质审查的生效 IPC(主分类):H03K 19/0948 申请日:20130428
实质审查的生效
2013-07-31
公开
公开
2013-07-31
公开
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