用于双图案化兼容标准单元设计的缝合和修整方法

摘要

本发明公开了一种用于创建双图案化兼容集成电路布局的方法。该方法允许图案被分配给不同掩模并且在光刻期间被缝合在一起。该方法还允许图案的部分在工艺之后被去除。本发明还公开了用于双图案化兼容标准单元设计的缝合和修整方法。

说明书

本申请要求于2011年12月30日提交的美国临时专利申请 No.61/581,671的利益，其全部内容明确地结合于此作为参考。

技术领域

本发明总的来说涉及半导体制造，更具体地，涉及电子设计自动化工 具和方法。

背景技术

在半导体制造工艺中，光刻胶图案的分辨率在约45纳米(nm)半间 距处开始模糊。为了继续使用被购买用于较大技术节点的制造装置，开发 了双重曝光方法。

双重曝光涉及使用连续的两个不同掩模在单层衬底上形成图案。结果， 结合图案中的最小线间隔可以减小，而保持良好分辨率。一种形式的双重 曝光被称为双图案化技术(DPT)。DPT是类似于用于在图论中进行布局 分离的两种着色问题的布局分离方法。布局多边形和临界间隔分别类似于 图形的顶点和边缘。与边缘连接的两个邻近顶点应该分配不同颜色。在双 图案化中，分配两种“颜色类型”。该层上的每个图案都被分配第一或第 二“颜色”；第一颜色的图案通过第一掩模形成，并且第二颜色的图案通 过第二掩模形成。只有当不包含奇数周期和循环时，图形通常被认为是2- 色的。虽然DPT具有优点，但是其在计算上密集。

最终集成电路(IC)布局可以由多个较小单元布局制成。这些单元可 以从元件库重新获得并且可以是与在多个掩模之间分布的图案兼容的 DPT。当多个单元被结合时，可以以不产生双图案化可分解布局的方式结 合单元。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一 种方法，包括：接收在集成电路(“IC”)布局中包括的多个电路元件的 标识；提供通过表示具有多个图案的多个单元布局的数据编码的永久机器 可读存储介质，所述图案包括电源总线图案(“Vdd”)和接地总线图案 (“Vss”)，其中，所述单元布局可通过双图案化分解并且包括偶数路径 单元和奇数路径单元；将所述单元布局的至少两个实例布置在所述IC布局 中的相应邻近位置处，使得至少一个偶数路径单元邻接至少一个奇数路径 单元；以及将所述IC布局输出到机器可读存储介质，其中，由用于控制制 造用于使用双图案化技术图案化半导体衬底的多个掩模的工艺的系统来读 取所述机器可读存储介质。

在该方法中，所述偶数路径单元中的Vdd和Vss之间的每条路径都在 以小于通过单个光掩模进行图案化的最小分离距离的距离分离的图案之间 提供偶数个间隔，并且所述奇数路径单元中的Vdd和Vss之间的每条路径 都在以小于通过单个光掩模进行图案化的最小分离距离的距离分离的图案 之间提供奇数个间隔。

在该方法中，在所述IC布局中，至少一个偶数路径单元垂直邻接至少 一个奇数路径单元。

在该方法中，邻接的偶数路径单元和奇数路径单元共用公共图案，所 述公共图案包括所述Vdd总线和所述Vss总线中的至少一个。

该方法进一步包括：将所述公共图案分配给第一掩模和第二掩模，所 述公共图案具有接缝区，在所述接缝区中，分配给所述第一掩模的一部分 公共图案与分配给所述第二掩模的一部分公共图案重叠。

在该方法中，布置步骤包括：水平地布置第一奇数路径单元和第二奇 数路径单元的实例以相互邻接，所述第一奇数路径单元和所述第二奇数路 径单元的布局在所述第一奇数路径单元和所述第二奇数路径单元相互邻接 的对应的第一单元的第一角部和第二单元的第二角部附近的电源线或地线 中具有对应接缝，所述方法进一步包括：从所述第一单元和所述第二单元 中的每一个中去除所述对应接缝，使得所述第一角部和所述第二角部中的 所述电源线或所述地线将形成在相互相同的光掩模中。

在该方法中，所述第一奇数路径单元具有与所述第一角部相对的第三 角部，并且所述第二奇数路径单元具有与所述第二角部相对的第四角部， 所述第一奇数路径单元的电源线或地线在去除步骤之前和之后具有接近所 述第三角部的接缝，并且所述第二奇数路径单元的电源线或地线在去除步 骤之前和之后具有接近所述第四角部的接缝。

在该方法中，邻接的偶数路径单元和奇数路径单元共用包括电源总线 和接地总线中的至少一条的公共图案，所述方法进一步包括：提供分配给 第一掩模的公共图案的重叠部分与分配给第二掩模的公共图案的重叠部分 重叠的接缝区，并且所述第一掩模的所述重叠部分仅部分跨过所述公共图 案的宽度延伸。

在该方法中，所述IC布局包括水平邻接至少一个奇数路径单元的至少 一个偶数路径单元，所述方法进一步包括将邻接单元的Vdd总线和Vss总 线中的至少一条分配给第一掩模和第二掩模，所述Vdd总线和所述Vss总 线中的至少一条具有分配给所述第一掩模的一部分图案与分配给所述第二 掩模的一部分图案重叠的接缝区。

在该方法中，至少两个图案被合并为包括所述至少两个图案之间的间 隔的单个合并图案，其中，这两个图案中的一个图案是Vdd总线和Vss总 线中的一条。

该方法进一步包括：在所述半导体衬底上图案化所述合并图案之后， 从所述至少两个图案之间的间隔中的所述半导体衬底中去除材料，以将所 述合并图案重新分离成所述至少两个图案。

在该方法中，所去除的材料是IC的互连接线层中的金属。

在该方法中，所述单元布局包括混合路径单元，其中，所述混合路径 单元具有Vdd总线和Vss总线之间的第一路径以及Vdd总线和Vss总线之 间的第二路径，所述第一路径具有以小于通过单个光掩模进行图案化的最 小分离距离的距离分离的图案之间的偶数个间隔，所述第二路径在以小于 通过单个光掩模进行图案化的所述最小分离距离的距离分离的图案之间提 供奇数个间隔。

该方法进一步包括：将公共图案分配给第一掩模和第二掩模，所述公 共图案具有分配给所述第一掩模的一部分公共图案与分配给所述第二掩模 的一部分公共图案重叠的接缝区。

根据本发明的另一方面，提供了一种系统，包括：计算机可读存储介 质，包含识别在集成电路(“IC”)布局中包括的多个电路元件的数据； 以及处理器，被耦合以读取所述存储介质，所述处理器被配置成：提供通 过表示具有多个图案的多个单元布局的数据编码的所述计算机机器可读存 储介质，所述图案包括电源总线图案(“Vdd”)和接地总线图案(“Vss”)， 其中，所述单元布局通过双图案化分解并且包括偶数路径单元、奇数路径 单元；在所述IC布局中的相应邻近位置处布置所述单元布局的至少两个实 例，使得至少一个偶数路径单元邻接至少一个奇数路径单元；以及将所述 IC布局输出到机器可读存储介质，其中，由用于控制制造用于使用双图案 化技术图案化半导体衬底的多个掩模的工艺的系统来读取所述机器可读存 储介质。

在该系统中，所述偶数路径单元中的Vdd和Vss之间的每条路径都在 以小于通过单个光掩模进行图案化的最小分离距离的距离分离的图案之间 提供偶数个间隔，并且所述奇数路径单元中的Vdd和Vss之间的每条路径 都在以小于通过单个光掩模进行图案化的所述最小分离距离的距离分离的 图案之间提供奇数个间隔。

该系统进一步包括：邻接单元的Vdd总线和Vss总线中的至少一条被 分配给第一掩模和第二掩模，所述Vdd总线和所述Vss总线中的至少一条 具有分配给所述第一掩模的一部分图案与分配给所述第二掩模的一部分图 案重叠的接缝区。

在该系统中，至少两个图案被合并为包括所述至少两个图案之间的间 隔的单个合并图案，其中，这两个图案中的一个团是Vdd总线和Vss总线 中的一条。

该系统进一步包括：在所述半导体衬底上图案化所述合并图案之后， 从所述至少两个图案之间的间隔中的所述半导体衬底中去除材料，以将所 述合并图案重新分离成所述至少两个图案。

根据本发明的又一方面，提供了一种用计算机代码编码的计算机可读 存储介质，使得当所述计算机代码被处理器执行时，所述处理器执行包括 以下步骤的方法：接收在集成电路(“IC”)布局中包括的多个电路元件 的标识；提供通过表示具有多个图案的多个单元布局的数据编码的永久机 器可读存储介质，所述图案包括电源总线图案(“Vdd”)和接地总线图案 (“Vss”)，其中，所述单元布局通过双图案化分解并且包括偶数路径单 元、奇数路径单元；在所述IC布局中的相应邻近位置处布置所述单元布局 的至少两个实例，使得至少一个偶数路径单元邻接至少一个奇数路径单元； 以及将所述IC布局输出到机器可读存储介质，其中，由用于控制制造用于 使用双图案化技术图案化半导体衬底的多个掩模的工艺的系统来读取所述 机器可读存储介质。

附图说明

图1是根据一个实施例的系统的结构图。

图2示出为双图案化兼容的偶数路径单元。

图3示出现有的奇数路径违反偶数路径设计规则的偶数路径单元。

图4示出在Vss图案上具有两条接缝的奇数路径单元。

图5示出在Vdd图案上具有两条接缝的偶数路径单元。

图6是包含整个重叠接缝的图案的放大示图。

图7是包含部分重叠接缝的图案的放大示图。

图8示出水平邻接两个偶数路径单元的奇数路径单元。

图9示出一系列水平邻接的偶数和奇数路径单元，其中，去除奇数路 径单元中的一些接缝。

图10示出两个水平单元结构之间的合并，合并导致具有水平和垂直邻 接的单元的新单元结构。

图11识别将使用后工艺图案修整程序去除的图10的合并单元的区域。

图12示出在实施图案修整程序之后的图10的合并单元。

图13示出合并单元与水平接缝以避免实施图案修整程序。

图14示出在Vss图案上具有两条垂直接缝的大混合路径单元。

图15示出将经受后工艺图案修整程序以产生大混合路径单元的大偶 数路径单元。

图16示出在实施图案修整程序之后的图15的单元。

图17示出将经受图案修整程序的一系列水平和垂直邻接的单元。

图18示出在被修整之后的图17的该系列水平和垂直邻接单元。

图19是用于使用所公开的缝合实践形成IC布局的具体流程图。

图20是用于使用所公开的修整实践形成IC布局的具体流程图。

具体实施方式

旨在结合附图阅读示例性实施例的该说明，附图被认为是整个编写的 说明的一部分。在说明书中，诸如“下部”、“上部”、“水平”、“垂 直”、“以上”、“以下”、“向上”、“向下”、“顶部”和“底部” 的间隔相对位置的术语及其派生词(例如，“水平地”、“向下地”、“向 上地”等)应该被解释为是指如在以下论述中的附图所示或描述的定向。 这些间隔相对位置的术语仅用于便于说明并且不要求以特定定向构建或操 作该装置。除非另外明确地描述，否则涉及附接、耦合等的诸如“连接” 和“互连”的术语是指结构彼此直接固定或附接或者通过中间结构彼此间 接地固定或附接的关系、以及可移动或刚性附接或关系。

图1示出具有诸如由Mountain View，CA的Synopsys公司出售的“IC COMPILER”TM的电子设计自动化(EDA)工具110，包括诸如也由 Synopsys出售的“ZROUTE”TM的布线器120。可以使用其他EDA工具 110，诸如可以使用“VIRTUOSO”用户定制设计平台或Cadence “ENCOUNTER”数字IC设计平台、以及全部由San Jose，C的Cadence Design System出售的“VRTUOSO”芯片组装布线器120。EDA工具110 是通过从计算机可读存储介质130重新获得所存储的程序指令112并且在 通用处理器上执行指令形成的专用计算机。

提供一个或多个永久计算机可读存储介质130以存储由EDA工具110 使用的输入数据。存储介质130可以包括动态随机存取存储器(DRAM)、 SRAM、只读存储器(ROM)、EEPROM、硬盘驱动器(HDD)、光盘驱 动器(CD-ROM、DVD-ROM、或BD-ROM)或闪存等中的一个或多个。 布线器120能够接收要在集成电路(IC)布局中包括的多个单元的标识， 包括相互连接的多个单元内的多对单元的列表132。

布线器可以装配有一组默认设计规则134，其可以用于较大技术节点 (例如，90nm)，该节点可以使用单个掩模被清楚地图案化，而不需要 DDL或DPT。

根据一些实施例，提供附加组规则136以便于生成DPT友好图案。例 如，附加规则136可以以技术文件的形式被输入到布线器。“DPT友好” 设计规则适用于在使用双重曝光技术的较小技术节点中使用。术语“DPT 友好”是指能够被分解用于DPT的图案，使得用于图案化单层的两个掩模 中的每个都可以通过高分辨率实施曝光。

例如，在一些实施例中，设计规则136进一步配置用于将连接线和通 孔专有地定位在制造网格上的布线器120。

提供了用于输出IC布局142的计算机可读存储介质140。介质140可 以是单独存储介质，或者与以上所述相同的存储介质130的一部分。介质 140可以是以上关于介质130描述的任何类型的存储介质。

然后，将IC布局142用于生成DPT兼容掩模组150，其可以包括用于 任何双图案化层的两个掩模。

现在参考图2，示出DPT兼容单元200。在第一掩模和第二掩模之间 分配两组图案。在所述实施例及其相应附图中，将分配给第一掩模的图案 表示为暗色，并且将分配给第二掩模的图案由亮色表示。例如，图案206 被分配给第一掩模(例如，暗色掩模)，并且图案206被分配给第二掩模 (例如，亮色掩模)。另外，Vdd图案202和Vss图案中的每个都被分配 给第一掩模。在本说明书中，术语“暗”、“亮”、“第一掩模”和“第 二掩模”用于区分哪个图案与哪个掩模相关。

跨过两个掩模分配图案可以防止最小间隔上的违规。DPT涉及使用连 续的两个不同掩模在单层衬底上形成图案。结果，即使最终双重曝光层具 有以小于最小线间隔的间隔分离的一对或多对图案，也可以在每个掩模内 保持最小线间隔，以建立良好分辨率。如果单个掩模被分配有太接近在一 起的两个图案，则在衬底上绘制的线可能模糊。然而，通过将图案设置在 不同掩模上，光刻工艺能够将限定的线绘制成非常接近在一起。在图2中， 例如，如果图案208被分配给第一掩模，其将违背偶数路径设计规则，并 且由于该图案与Vdd和Vss图案202和204邻近，所以不可能在衬底上清 楚地形成图案208。为了缓解该问题，图案208被分配给独立于Vdd和Vss 图案202和204的掩模。相反，图案206可以充分远离分配给第一掩模的 其他图案，从而不存在或者可以忽略分辨率影响。图案206以间隔D 1与 Vdd 202分离，并且以间隔D2与Vss 204分离。从而，甚至当将图案206 分配给与Vdd和Vss相同的掩模时，该图案也不违背最小间隔限制。最小 间隔约束可以通过用户或系统100限定，并且可以基于在光刻期间使用的 装置的类型改变。

图2考虑偶数路径单元用于本公开内容的目的。因为Vdd总线202和 Vss总线204被分配相同颜色，所以如果从Vdd到Vss的每条路径都具有 奇数个片段，则以小于最小分离距离的间隙分离的一组图案是2-色的。例 如，路径210包括片段212、214，其中，如果所有图案都被分配给相同掩 模，则每个片段都跨越违背最小间隔约束的间隙。在图2至图3和图14至 图15中，通过粗实线所示的路径指示图案之间的横越间隙小于最小间隔约 束。在其余附图中，不作出关于最小间隔上的违规的假设。在图2中，路 径210是两个长片段，从而具有小于最小单掩模间隔约束的偶数个路径间 隔D3、D4。因为路径具有偶数片段，所以单元200被认为作为偶数路径单 元DPT兼容的。如以下进一步论述的，单元还可以是奇数路径或混合路径。

另外，图2可以被认为是DPT兼容的，因为可能将图案206、208分 配给第一颜色和第二颜色，使得片段212、214中的每个都不连接相同颜色 的图案。从而，被定位成足够近以违背最小单掩模间隔约束的所有成对邻 近图案都被分配给相互不同的掩模。

相反地，图3示出一个单元，因为存在偶数路径设计规则上的违规(对 于相互相同的掩模的分配来说，对应于图案307和316太接近)，所以其 不是DPT兼容的单元。与图2一样，单元300具有分配给第一掩模和第二 掩模的两组图案。具体地，Vdd图案302、Vss图案304和图案306和307 都被分配给第一掩模。图案308被分配给第二掩模。因为Vdd总线302和 Vss总线304是相同颜色的，所以单元被指定为偶数路径单元。因此，， 从Vdd总线302到Vss总线304的每条路径都具有小于最小间距 (separation)的偶数个间隔的一组图案是2-色的。然而，单元300不是DPT 兼容的，因为从Vdd到Vss的路径310具有小于最小单掩模间距的奇数个 间隔。在通过小于最小间距的间隔分离的相同掩模上不具有两个图案的情 况下，不存在将图案307和308分配给两个掩模的方式。

图案307和Vss 304被示出分配给第一掩模并且定位成太接近在一起。 将图案307重新分配给第二掩模(以及图案308)可以解决由片段316识 别的间隔冲突，但是将导致图案307和308之间的新违规。该新违规将由 片段314识别。

在一些实施例中，一些单元被设计为奇数路径单元。例如，Vss总线 304可以被分配给与Vdd总线302不同的掩模。对于奇数路径单元来说， 从Vdd总线302到Vss总线304的每条路径都具有小于最小间距的奇数个 间隔的一组图案是2-色的。

可选地，为了避免缝合Vdd总线302或Vss总线304，设计者可以采 用惯例以仅使偶数路径单元与其他偶数路径单元邻接，或者使奇数路径单 元与其他奇数路径单元邻接。

在其他实施例中，单个布局可以包括偶数路径单元和奇数路径单元。 如果偶数路径单元邻接奇数路径单元，则Vdd总线302或Vss总线304中 的一个在分配给分别不同的掩模的两个邻近单元中具有对应部分。缝合技 术可以用于通过两个不同掩模上的片段提供连续总线图案。图4至图12公 开了允许IC设计具有在偶数和奇数路径单元之间的邻接的方法。

图4示出奇数路径单元结构400，其允许Vdd-Vss路径具有小于最小 单掩模间距的奇数个间隔并且允许奇数路径单元400邻接偶数路径单元。 奇数路径单元400类似于单元300，并且包括都分配给第一掩模的图案406、 407和402、以及分配给第二掩模的图案408。奇数路径单元400不同于Vss 图案404的布局中的偶数路径单元300。在单元400中，Vss总线404的大 部分形成在与Vdd总线402不同的掩模上。Vss图案404包括分配给两个 掩模的三个不同区域。区域414被分配给第一掩模，并且最大区域412被 分配给第二掩模。区域使用接缝410结合在一起，其在以下进一步详细地 论述。该结构解决图3的奇数路径上的违规，因为Vss部分412和Vdd图 案402现在被分配给不同掩模，并且允许奇数路径单元。区域414充分远 离图案407，从而不违背最小间隔约束。另外，如图8所示并且在以下详 细地论述，可以布置奇数路径单元400以邻接偶数路径单元200，。

图5示出附加或可选实施例。单元布局500是偶数路径单元。Vss图 案504和图案506被分配给第一掩模，并且图案508被分配给第二掩模。 在第一掩模和第二掩模之间分配Vdd图案502。特别是，Vdd图案区512 被分配给第一掩模，并且区域510被分配给第二掩模。接缝514连接Vdd 图案502的区域。该实施例示出如参考图4论述的两个掩模之间的总线图 案的分离还可以被应用于偶数路径单元和/或Vdd图案。

图6和图7是图4的放大的具体细节，并且示出图案如何被缝合在一 起。Vss图案404包括分配给第一掩模的第一区域414和分配给第二掩模 的第二区域412。这些区域使用接缝600或700被结合、或缝合在一起。 接缝600和700是重叠区域，其中，部分图案被分配给第一掩模和第二掩 模。例如，由接缝600或700限定的区域通过两个或更多掩模在光刻工艺 期间被图案化到衬底上。在连续使用每个相应掩模曝光光刻胶两次之后，， Vss图案404可以在衬底上留下单条连续的Vss线。

图7示出使用部分重叠接缝700的区域600的可选设计。提供接缝区， 其中，分配给第一掩模的公共图案的重叠部分与分配给第二掩模的公共图 案的重叠部分重叠，并且第一掩模的重叠部分仅部分延伸跨过公共图案的 宽度。除了跨过Vss图案的整个宽度在掩模上的Vss部分重叠之外，如图 6所示，接缝700仅在图案的下部产生重叠。该结构可以允许诸如分配给 第一掩模的图案702的图案更接近Vss 402放置，而不违背任何间隔规则。 由于接缝通过第一掩模和第二掩模形成，所以不管图案的分配掩模怎样， 如果任何图案太接近接缝的重叠区，则可能发生间隔上的违规。部分重叠 减轻该情况。例如，如果重叠区的高度是Vss总线404的全部宽度，则图 案702具有与重叠区域的最接近角部的距离D5。因为接缝700的重叠区仅 是Vss总线404的宽度的部分，所以从图案702到重叠区700的最接近角 部的距离D6较大。虽然图7示出位于Vss图案的底部的接缝，但是其可以 可选地定位在Vdd图案的顶部(其中，Vdd在单元的顶部，并且接缝在Vdd 总线中)。在其他实施例中，接缝可以位于总线图案中的一个的顶部和底 部之间的中间位置处。

图8示出具有多个水平邻接偶数路径单元和奇数路径单元的组件800。 奇数路径单元400置于IC布局中以水平地邻接偶数路径单元200。Vdd图 案202和402所有均被分配给相同掩模。类似地，Vss区域204和414被 分配给相同掩模。该公共掩模分配可以允许偶数路径单元200和奇数路径 单元400相互邻接而不冒中断的危险。Vss区域412经由接缝410被缝合 到区域414。如上所述，插入邻近偶数路径单元的奇数路径单元的能力允 许在单元设计和选择中的较大灵活性，并且解决如果其整个Vdd和Vss总 线402、404都由单个光掩模形成，则可以另外在奇数路径单元402的图案 之间发生的间隔冲突。多个偶数和/或奇数路径单元可以以这种方式邻接， 以形成DPT兼容IC布局。

可选地或另外地，如图9所示，给定单元可以水平地邻接偶数路径单 元或奇数路径单元。该附图示出水平地相互邻接的奇数路径单元400和偶 数路径单元200。类似于图8，Vdd图案整个分配给第一掩模，并且Vss线 在第一掩模和第二掩模之间分离。图9中示出的一个附加特征是接缝消除。

图9示出称为接缝消除的又一特征。如参考图7所述，因为接缝被分 配给两个掩模，所以接缝可以在掩模上引入用于接近图案的间隔问题。另 外，未对准接缝可能在光刻工艺之后缝合的Vdd或Vss总线中引入不连续 性。从而，最小化接缝的数量最小化潜在设计风险。在图4的奇数路径单 元400中，Vss线包含两个接缝410。第一接缝使Vss图案从第一掩模转换 到第二掩模，并且第二接缝使Vss图案从第二掩模转换回第一掩模。区域 900识别这些接缝中的两个是多余的区域，并且从而被消除。在该区域900 中，不需要缝合Vss线，这是因为接缝不会解决任何间隔或未对准问题。 实际上，去除接缝可以允许图案更接近Vss总线404的区域900定位(并 且还用于减小由单元布局中的改变引入间隔上的违规或断开的风险)。

第一奇数路径单元和第二奇数路径单元400被水平布置，以相互邻接。 第一奇数路径单元和第二奇数路径单元400的布局具有第一单元的对应第 一角部和第二单元的第二角部附近的电源线或地线200中的对应接缝。从 区域900的邻接角部中的第一单元和第二单元的每个去除对应接缝，使得 第一角部和第二角部中的电源线或地线200形成在相互相同的光掩模中。 第一奇数路径单元具有与第一角部相对的第三(左)角部，并且第二奇数 路径单元具有与第二角部相对的第四(右)角部。在去除之前和之后，第 一奇数路径单元的电源线或地线200具有在第三角部附近的接缝，并且在 去除之前和之后，第二奇数路径单元的电源线或地线具有第四角部附近的 接缝。从而，用于每个单元的电源线或地线200的接缝的数量从2减小到 1。

图10示出可以合并一组或多组水平邻接单元以垂直相互邻接的本公 开内容的又一个实施例。示出三个单元结构。第一结构800是三个水平邻 接单元的行，诸如图8中所示的单元结构800。该第一单元结构包括偶数 路径单元200和奇数路径单元400。第二单元结构包含两个水平邻接单元 200和400。在该第二结构1016中，单元400和200相对于图2和图4中 的定向旋转180度，使得它们的Vss图案204和404可以与第一结构中的 Vss图案204和404合并。第三结构1010是第一单元结构和第二单元结构 之间的合并的结果。该合并提供相互水平地和垂直地邻接的多个单元。

单元结构1010可以包括公共Vss总线1012。在该图案中，如参考图9 所述的，多余接缝可以被消除。即，通过第二掩模部分代替区域1020内的 第一掩模部分，使得连续区域由两条边邻接的两个掩模形成。然而，沿着 公共Vss总线1012通过第二掩模部分代替第一掩模部分可以引入最小间隔 问题。例如，图案208可以小于与分配给相同掩模的公共Vss总线1012的 区域的最小单掩模间隔。为了解决该问题，可以执行后工艺材料去除或“图 案修整”程序。

图11示出图案修整程序的实例。为了执行图案修整程序，IC设计图 案208可以延伸至Vss总线1012并且与Vss总线1012合并。结果，这些 独立图案中的每个都被分配给相同掩模，就好像其是单个图案1014。如图 11所示，然后，系统可以识别要使用图案修整程序去除的区域1100(该区 域1100与被添加以合并图案208和Vss总线1012的区域相同)。在衬底 被图案化之后，图案修整工艺可以从区域1100内的衬底去除导电材料，以 产生在图12中所示的单元布局。

在一些实施例中，将要合并的两个图案中的一个是电源(Vdd)总线或 接地(Vss)总线。在其他实施例中，将被合并的两个图案即不是Vdd总线 也不是Vss总线。从而，图案将通过定位后道工序的互连层(例如，金属 层)或前道工序层(例如，栅电极层)中被合并。

在一些实施例中，被去除的材料是栅极导电层材料(例如，栅电极层 中的多晶硅或高-K金属栅极材料)。在其他实施例中，被去除的材料是IC 的互连线层中的金属。在一些实施例中，可以通过使用附加“修整掩模” 执行干蚀刻、激光或电子束处理以从区域1100去除材料来实施材料去除。 在其他实施例中，材料去除可以通过机械工艺实施。如本文中所使用的， 术语“图案修整”是指在两个图案合并之后的任何这些材料去除方法，并 且不限于为金属的图案，也不限于通过机械装置的材料去除。

在一个实施例中，设计规则可以禁止单元合并以免引入使用图案修整 程序解决的间隔问题。图13中示出这种的规则的实例。

图13示出没有引入图案间隔问题的垂直邻近的单元。偶数路径单元和 奇数路径单元以基本类似于图10中的第一单元结构和第二单元结构的方 式定向。然而，奇数路径单元1301的Vss线304包含附加或可选部件。具 体地，在奇数路径单元1301中，Vss线304包含区域1302，其为Vss总线 宽度的约一半，被分配给第二掩模，并且被布置为纵向上平行于并且邻接 Vss总线的另一部分1303，该另一部分也为Vss总线的宽度的一半，并且 分配给第一掩模。部分1302和1303的邻近纵向边缘使用水平接缝1304结 合。通过基本类似于上述接缝的重叠区域形成该接缝，并且当合并为垂直 单元结构1300时可以防止间隔问题。也以上述方式缝合图案1302的端部。 在合并之后，公共Vss线1306包括接缝，由此防止间隔问题而不使用图案 修整程序。

现在参考图14至图16，论述用于所公开的缝合和图案修整方法的可 选应用。

图14示出大的混合路径单元1400。混合路径单元1400包括分配给第 一掩模的图案1406和分配给第二掩模的图案1408。Vdd图案1402分配给 第一掩模，并且Vss图案1404包括第一掩模上的区域1414和第二掩模上 的区域1412。区域1412和1414使用上述接缝1410结合。单元1400被指 定为混合路径单元，这是因为Vss总线具有使用对应的第一掩模和第二掩 模形成的对应部分，第一掩模和第二掩模位于具有对应偶数路径1416和奇 数路径1418的单元的对应部分中。两个路径都包括识别可能小于最小单掩 模间隔约束的图案之间的间隔的片段1420。偶数路径1416具有偶数个片 段1420，从而识别出小于最小单掩模间隔的偶数个间隔，而奇数路径1418 具有奇数个片段，并且从而识别出小于最小单掩模间隔(从Vdd到Vss的 奇数个路径)的奇数个间隔。该实施例示出缝合如何产生混合路径单元， 如果Vdd总线1402完全由第一掩模形成并且Vss总线完全由第一掩模或完 全由第二掩模形成，则其另外违背偶数路径单元设计规则。

图15和图16示出用于使用用于产生大混合路径单元的图案修整方法 的装置。混合路径单元1500包含都分配给第一掩模的Vdd图案1502、Vss 图案1504、区域1524以及图案1506、1522。单元1500还包含分配给第二 掩模的图案1508。在执行切割程序之前，单元1500基本上被图案化为偶 数路径单元。图案1522、区域1524以及Vss图案1504都被分配给相同掩 模并且从而被认为是相同图案。因此，偶数路径1516具有跨越偶数个间隔 的偶数个片段1520。在衬底被图案化之后，可以执行图案修整程序。该程 序从区域1524中的衬底去除材料，以产生图16中所示的单元布局。因为 掩模已被应用，所以图案1522和Vss总线1504之间的间隔不受用于图案 化步骤的最小单个掩模间隔的限制。该工艺允许图案1522和Vss图案1504 相互接近地放置，而不使用上述缝合方法。基本上，奇数路径在双图案化 分解期间可以处理为偶数路径，使得可以类似于偶数路径单元处理混合路 径单元。类似地，如果混合路径单元主要具有奇数路径，则偶数路径在通 过合并偶数路径的图案与Vdd或Vss总线进行双图案化分解期间被处理为 奇数路径，使得可以类似于奇数路径单元处理混合路径单元。

如图17至图18所示，图案修整技术还可以被用作在水平和垂直邻接 单元中进行缝合的可选方式。单元结构1700包括具有分配给第一掩模的图 案1706和分配给第二掩模的图案1708的多个单元。单元还包括都被分配 给第一掩模的Vdd总线1702、Vss总线1704、区域1724、以及图案1722。 因为图案1722、1724和1704连接并且分配给相同掩模，所以不存在间隔 规则上的违规。从而，这些图案在所产生的掩模上形成单个图案。一旦衬 底在光刻工艺期间被图案化，就可以执行图案修整，以从区域1724去除材 料，以产生在图18中描述的最终IC布局。

图19是用于形成包括具有沿着Vss或Vdd线的接缝的水平和垂直邻接 偶数路径单元和奇数路径单元的IC布局(诸如图12所示的布局)的方法 的具体流程图。

在步骤1900中，系统接收在IC布局中包括的多个电路元件的标识。

在步骤1902中，系统提供包括多个图案的多个偶数路径单元布局或奇 数路径单元布局。这些单元布局可以包括用于Vss总线和Vdd总线的图案。 另外，单元布局可以通过双图案化技术分解。

在步骤1904中，单元可以相互水平或垂直邻接。当单元水平邻接时， 它们可以产生类似于图8和图9中描述的那些的单元布局。垂直邻接单元 可以产生类似于图10至图13、图17和图18中所示的那些的布局。垂直 邻接单元可以共享公共Vdd或Vss图案，或者可以保持它们自己的Vdd和 Vss图案。

在步骤1906中，单元的Vss或Vdd图案可以分配给两个单独掩模。这 些图案可以包括分配给两个掩模的接缝区，诸如，在图6和图7中显示的 接缝区。如图9所示，多余接缝可以被消除，以限制最小间隔问题的风险。 另外，如图13所示，接缝可以被配置成在水平方向上延伸。

在步骤1907中，系统识别具有多余接缝的区域。如果找到任何这样的 接缝，则可以如图9所示消除这些接缝。

在步骤1908中，系统将表示双图案化兼容组图案的数据输出到机器可 读存储介质，其中，由用于控制制造用于使用双图案化技术图案化半导体 衬底的一对掩模的工艺的系统读取机器可读存储介质。

在步骤1910中，掩模生成工具从机器可读存储介质读取表示双图案化 兼容组图案的数据，并且形成适用于双图案化的一组掩模。

在步骤1912中，两个掩模被使用，以使用双图案化技术图案化相同半 导体衬底。

图20是用于使用图案修整技术形成包括水平和垂直邻接的偶数和奇 数路径单元的IC布局的方法的具体流程图。

在步骤2000中，系统接收在IC布局中包括的多个电路元件的标识。

在步骤2002中，系统提供包括多个图案的多个偶数路径单元布局或奇 数路径单元布局。这些单元布局可以包括用于Vss总线和Vdd总线的图案。 另外，单元布局可以通过双图案化技术分解。

在步骤2004中，单元可以相互水平地或垂直地邻接。当单元水平地和 垂直地邻接时，它们可以产生类似于图17和图18中所示的那些的单元布 局。垂直邻接单元可以共用公共Vdd或Vss图案，或者可以保持它们自己 的Vdd和Vss图案。

在步骤2006中，识别引入偶数路径规则上的违规或奇数路径规则上的 违规的垂直邻接单元。比最小单掩模间隔更接近在一起的图案可以通过填 充中间间隔合并为单个图案。随后，在掩模被施加至衬底之后，在步骤2014 中可以去除图案的添加部分。

在步骤2008中，系统将表示双图案化兼容组的图案的数据输出到机器 可读存储介质，其中，由用于控制制造用于使用双图案化技术图案化半导 体衬底的一对掩模的工艺的系统读取机器可读存储介质。

在步骤2010中，掩模生成工具从机器可读存储介质读取表示双图案化 兼容组的图案的数据，并且形成适用于双图案化的一组掩模。

在步骤2012中，两个掩模被使用，以使用双图案化技术图案化相同半 导体衬底。

在步骤2014中，如果使用图案修整选项，则从衬底去除材料，以将合 并图案分离回到在合并图案之前在电路设计中存在的两个原始图案。在一 些实施例中，被去除的材料是IC的互连接线层中的金属。

本文中描述的主题可以以方法和用于实践这些方法的装置的形式来实 现。该主题还可以以在有形永久存储介质中具体化的程序代码的形式来实 现，诸如，闪存、CD-ROM、DVD-ROM、蓝光光盘、硬盘驱动器或任何其 他机器可读存储介质，其中，当通过诸如计算机的机器加载并且执行程序 代码时，机器变为用于实践该方法的装置。当由诸如计算机或嵌入式处理 器的机器加载并且执行程序代码时，主题还可以以被加载到机器中和/或由 机器执行的程序代码的形式来实现，机器变为用于执行该方法的装置。当 在通用处理器上实现时，程序代码片段与处理器结合，以提供类似于专用 逻辑电路操作的唯一器件。在可选实施例中，主题可以在用于执行该方法 的专用集成电路中实现。

虽然根据示例性实施例描述了主题，但是该主题不限于此。而是，所 附权利要求应该被广泛地解释为包括可以由本领域技术人员作出的其他变 型例和实施例，而不脱离本公开内容的等同物的范围。