スケーラブル·ハードウェア機構におけるストリーム計算のための回路分割手法とFPGAによる検証

摘要

FPGA上に搭載する回路規模の増大に対応するため，回路分割の研究が広くおこなわれている．本研究室では，独自の分割回路動作方式としてスケーラブル·ハードウェア機構を提案してきた．スケーラブル·ハードウェア機構では，信号線の流れを単方向に制限する代わりに，各FPGAが非同期で動作することを可能とする．本研究では，大規模回路をスケーラブル·ハードウェア機構に適用するため，分割回路間の信号線を単方向に制限した回路分割手法を提案する．さらに，提案する分割手法によって分割した回路を実際に2つのFPGA上に実装し，動作確認と性能評価を行った．さらにその時の性能を従来のエミュレーションクロック方式における性能と比較を行った．実装した際のFPGA間の通信にはPCI Expressを使用した．その際の回路の実行に必要な時間は，分割前の回路と比較して41倍，従来手法と比較して1.4倍要するという結果となった．