FPGA电路验证生成网表的方法及电路逻辑验证平台

摘要

本发明实施例提供一种FPGA电路验证生成网表的方法及电路逻辑验证平台，通过获取FPGA电路的电路网表，根据待测电路文件生成布局布线文件，获取待测电路在所述FPGA电路中所需模块的位置信息，获取FPGA电路调用的各个模块的实例名和各个模块的实例名在FPGA电路中的位置坐标的映射关系，然后根据所需模块的位置信息和映射关系获取所需模块的实例名或需屏蔽的模块的实例名，最后根据所需模块的实例名或需屏蔽的模块的实例名从FPGA电路网表中生成所需模块的网表。在某些实施过程中可实现在对待测电路使用FPGA芯片电路模块仿真验证时，验证待测电路在FPGA芯片电路需要的网表模块，缩短仿真验证的时长的效果。