低消費電力対応65nmノードCMOSプロセス：LOP対応極浅接合技術、LSTP対応HfSiON トランジ スタ技術

摘要

Seleteでは2004年9月のモジュールプロセスの完成を目標として、65nmノードCMOSプロセスの研究·開発を行っている。 65nmノードCMOSの目標性能を表1に示す。 低消費電力·LOP (Low Operation Power)用途のCMOSトランジスタとしては、ゲート長は35nm、シリコン酸化膜換算の実効ゲート膜厚(EOT)は1.2nmを目標としている。デート長が35nm のLOP対応のトランジスタを実現するためには、Vthロールオフの支配要因であるイクステンションの浅接合化が重要な課題である。 極浅接合化に関しては、従来のスパイクRTAでは浅接合化に限界があり、25nm以内のXjは実現不可能である。 SPE (Solid Phase Epitaxial)成長［1］と、FLA （フラッシュランプアニール）［2,3］は65nmノードの接合深さと、800Ω／ロ以下のPch のシート抵抗を実現できるが、低抵抗化という点では、FLA の方が優れている。 本稿では、SPEとFLAの組み合わせが、浅接合化と活性化の両立に有効であることを報告するとともに、この技術を使って形成した．トランジスタ特性と性能について報告する。