抵抗比型制御による新統合跳CMOSインバータでミ高速ドミノCMO全加算器

摘要

我々は、SOI基板上の部分空乏型CMOSインバータに妙して新しい混成動作モードを提案し、そ甲設計と回路シミュレーションを実施してきた［1〕。 このインバータでは、4端子のn（p）チャネルMOSFmが3端子のゲート端子を持つラテイラル叩n（pnp）B?を内存している。 電流源として通常の基板接続のプルアップ或いはプルダウンのMOSFETを用い七、そのインバータのベース嫡子へ順方向電流を供給する。 ここで、プルアップ或いはプルダウンのドレイン端子は対応するインバータのベース端子へ接続している。 この混成モードの統合している新しいインバータを新統合BiCMOSインバータと名づけた。 また、通常の基板接続の異なった抵抗比を持っ二つのCMOSイン′く一夕の出力信号を使って、プルアップ或いはプルダウンのゲート端子を制御する論理回路の仕組みを授案した。 ニこでは、統合BiCMOSの相輔的MOSFETの電流能力がほぼ等しくなるように、チャネル幅がWp州n＝2である場合を調べた。 本稿ヤは、逆に、二つの相補的BJ?の電流能力をほぼ等しくした場合に、回路性能が如何に改挙されるかを調べる。 0．35pmCMOSプロセスの実測値に合わせたBSIM3Y3と、電流増幅率PF＝100のBJTのモデル·パラメータを使用して回路シミュレpション実験を行う。 負荷容畳Cl＝0．器61pFで電源電圧Vdd吉l．OVの場合、最終段の駆軌でWp／Wn＝lとした抵抗比型制御の統合BiCMOSインバータを使ったドミノCMOS全加算器は、ロジカル?エフォート［2］に基づいた3段CMOSインバータで駆動したスタティックCMOS全加算器に比べ、約糾％高速で、約12％だけ商いエネルギ岬となった。