信頼性と時間オーバーヘッド間のトレードオフを考慮した面積制約にもとづくRDRアーキテクチャ向けフォールトセキュア高位合成手法

摘要

半導体の微細化技術の進展に伴い，ソフトエラーに起因する信頼性の低下，及び配線遅延の相対的増大が問題となっている．信頼性の低下を克服する手法のひとつに並行誤り検出を用いたフォールトセキュア設計手法があり，演算処理の部分的な二重化を考えることで信頼性とオーバーヘッドのトレードオフを考慮した設計が可能となる．本稿では，小さいオーバーヘッドで大きな信頼性向上が得られるよう高位合成段階での適用を前提とし，設計手法を提案する．提案手法のポイントは三点あり，第一にRDRアーキテクチャを対象とすることで高位合成段階で配線遅延を考慮できるようにする．第二に面積制約を通常計算用に用意したRDRアーキテクチャとすることで面積オーバーヘッドなくフォールトセキュア設計を実現する．第三に与えられた時間制約のもとで信頼性の最大化を目指す．提案手法を計算機上に実装し，従来手法と比較した結果，時間及び面積オーバーヘッドなく最大44％の信頼性向上を達成した．さらに，面積オーバーヘッドの増大を許容しなくとも50％程度の時間オーバーヘッドを許容することで演算処理の完全な二重化が実現可能であることを示した．