SD数剰余加算を用いた剰余除算回路の構成

摘要

本稿では、剰余除算を高速に行うため、SD (Signed-Digit)数表現を用いた剰余数加算を導入する。まず、2進数剰余加算に基づく剰余除算アルゴリズムを示す。 そして、桁上げ伝播により演算速度が制限される問題を解決するため、SD数剰余加算器を用いた除算回路を提案する。 回路設計および回路評価により、同構造の2進数剰余除算回路に比べ高速になることを示す。 しかし、この方法による剰余加算回数が多いため、Montgomery法に基づく剰余除算アルゴリズムを検討する。