余数计算电路、除法单元及除法器

摘要

本实用新型提供一种余数计算电路、除法单元及除法器。本实用新型的除法器用于计算N进制数除以N‑1的余数，被除数A_xA_x‑1A…A₁A₀是x+1位的N进制数，A_x到A₀各自是1位N进制数，A_x是被除数的最高位，A₀是被除数的最低位，A_k是与A_k‑1相邻的高位，其中1≤k≤x，N、x与k是非零自然数，包括x+1个除法单元，除法单元DIV_j的被除数输入端的低位耦合到A_j，高位耦合到除法单元DIV_j+1输出的余数E_j+1，除法单元DIV_j的输出的商作为所述除法器的商D_j，除法单元DIV_j的输出的余数E_j耦合到除法单元DIV_j‑1的被除数的高位，其中j为自然数且1≤j≤x‑1。