歪みSi CMOSFETのスケーラビリティと40nmゲート長の高性能な歪みSi CMOSFET技術

摘要

本研究では歪みSi CMOSFET技術のスケーラビリティーを調査した。ゲート長およびソース/ドレイン長をスケーリングすることによってCMOSFETが受ける影響が明らかにした。 歪みPMOSFETにおける駆動電流の向上はShallow Trench Isolation (STI) からのストレスにより、ソース/ドレイン長が短くなるとともに減少していく。 この問題を解決するために、歪みPMOSFETの最適化を行い、ゲート長40nm、ソースドレイン長240nmの歪みPMOSFETにおいてBulk Si上の従来のPMOSFET に対して11％の駆動電流向上を達成した。 さらに、Ring Oscillatorのゲート遅延では歪みSiを用いたことで18％の向上を実現した。 この結果は、将来のLSIにおいて歪みSi CMOSFETのスケーラビリティーを維持するために必要な技術となる。