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首页> 外文期刊>電子情報通信学会技術研究報告. 集積回路. Integrated Circuits and Devices >メディアアプリケーションを用いた並列化コンパイラ協調型ヘテロジニアスマルチコアアーキテクチャのシミュレーション評価
【24h】

メディアアプリケーションを用いた並列化コンパイラ協調型ヘテロジニアスマルチコアアーキテクチャのシミュレーション評価

机译：使用媒体应用程序的并行化编译器协作异构多核体系结构的仿真评估

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本稿では，汎用プロセッサコアに加え複数のアクセラレータを1チップ上に集積したヘテロジニアスマルチコアアーキテクチャと，それに協調する自動並列化コンパイラの性能について述べる．コンパイラによる並列性の抽出を考慮して記述されたマルチメディアアプリケーションを用いて，汎用CPUコアを2基，FE-GAを想定したアクセラレータコアを2基搭載したヘテロジニアスマルチコアアーキテクチャ構成で評価したところ，MP3エンコーダでは1つの汎用CPUコアに対して9.82倍，JPEG2000エンコーダでは14.64倍の速度向上率が得られた．
机译：在本文中，我们描述了一种异构多核体系结构，其中除了通用处理器内核之外，还在多个芯片上集成了多个加速器，以及与之协作的自动并行编译器的性能。使用考虑到编译器提取并行性而编写的多媒体应用程序，我们使用异构多核体系结构配置对其进行了评估，该配置配备了两个通用CPU内核和两个假定FE-GA的加速器内核。 MP3编码器的速度提高率是一个通用CPU内核的9.82倍，而JPEG2000编码器的速度提高率是14.64倍。

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