貫通電流の削減によるCMOSディジタル集積回路の消費電力と遅延時間の最小化技術

摘要

大規模CMOSディジタル集積回路の動作時消費電力と信号遅延時間を最小化する方法を提案する。 解析にあたり、プレ回路段、駆動回路段、負荷回路段の3段で構成される評価回路を0.18μm CMOS技術で設計·試作した。 プレ回路段、駆動回路段、負荷回路段はそれぞれ1個、m個、N個のインバータで構成されている。 従って、1個のプレインバータがm個の駆動インバータを駆動し、1個の駆動インバータがn(N/m)個の負荷インバータを駆動する。SPICE解析結果と実測結果より、評価回路全体の総消費電力(P{sub}t)のm依存性は、mの増加により緩やかに単調増加する充放東電流(I{sub}(cd))による消費電力(P{sub}(cd))より、mの増加により最初は急激に減少し、次に緩やかに増加する貫通電流(I{sub}(sc))による消費電力(P{sub}(sc))に強い影響を受ける、と言うことがわかった。 これより、P{sub}tを最小化するには、P{sub}(sc)を最小化すればよく、そのmの値はおおよそN{sup}(0.5){＝(m×n){sup}0.5＝n）で与えられることが明らかになった。 同様に、評価回路全体の総遅延時間(t{sub}(dt))を最小化するには、mの増加により線形に増加するプレ回路段の遅延時間(t{sub}(d1))とmの増加により急激に滅少する駆動回路段の遅延(t{sub}(d2))の和を最小化すればよく、そのmの値は、やはり、おおよそN{sup}0.5で与えられることが明らかになった。