ビットシリアルパイプラインアーキテクチャに基づくフィールドプログラマブルVLSIプロセッサの設計

摘要

本稿では,FPGAの性能を超える,2次元セルラアレーとビットシリアルパイプラインアーキテクチャに基づくフィールドプログラマブルVLSI(FPVLSI)を提案する。 コントロール/データフローグラフ(CDFG)の構造を直接FPVLSIにマッピングする直接アロケーションにより相互結合網が簡単化する。 さらに,セル間接続を4近傍のセルに振定し,1ビットのスイッチブロックを用いることにより,FPGAにおいて問題であった配線ボトルネックを解消する。 また,ビットシリアルパイプラインアーキテクチャに基づくセルにより,語長に依存し孝い高稼働率を達成する。 本提案のFPVLSIは典型的な構成のFPGAに比べ,13倍の性能を達成した。