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Corrections to “Unified Logical Effort—A Method for Delay Evaluation and Minimization in Logic Paths With RC Interconnect” [May 10 689-696]

机译：对“统一逻辑努力—一种使用RC互连的逻辑路径中的延迟评估和最小化方法”的更正[5月10 689-696]

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《Very Large Scale Integration (VLSI) Systems, IEEE Transactions on》 |2010年第8期|p.1262-1262|共1页
作者
Morgenshtein A.; Friedman E. G.; Ginosar R.; Kolodny A.;
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